立体图像显示器的制作方法
专利名称：立体图像显示器的制作方法
立体图像显示器
本申请要求2010年12月7日提交的韩国专利申请No. 10-2010-0124501的优先权，这里通过参考将其并入本文，就如同在此全部阐述一样。技术领域
本发明的实施方式涉及一种能够实现二维平面图像(下文称“2D图像”)和三维立体图像(下文称“3D图像”)显示的立体图像显示器。
背景技术：
立体图像显示器利用立体技术或自动立体技术实现3D图像。
立体技术利用用户左眼和右眼之间的具有较强立体效果的视差图像，其可以包括眼镜型方法和非眼镜型方法。在眼镜型方法中，左、右眼之间的视差图像通过左、右视差图像偏振方向的改变或以时分方式被显示在直视型显示器或投影仪上，因此，利用偏振眼镜或液晶快门眼镜实现立体图像。在非眼镜型方法中，通常将诸如视差屏障和双凸透镜之类的用于分开左、右视差图像的光轴的光学部件安装在显示屏的前面或后面，并由此实现立体图像。
图1示出了将立体图像显示器实现为液晶显示器的例子。如图1所示，眼镜型立体图像显示器利用设置在显示面板3上的图案化延迟器5的偏振特性和用户佩戴的偏振眼镜6的偏振特性实现立体图像。显示面板3分配左眼图像L和右眼图像R到相邻的显示行并显示左、右眼图像L和R。图案化延迟器5彼此不同地改变左眼图像L和右眼图像R的偏振特性并使左眼图像L的偏振和右眼图像R的偏振分开。偏振眼镜6的左眼滤波器透射左眼图像L的偏振而拦截右眼图像R的偏振。偏振眼镜6的右眼滤波器透射右眼图像R的偏振而拦截左眼图像L的偏振。在图1中，附图标记1表示向显示面板3提供光的背光单元， 而附图标记2和4指的是分别附接到显示面板3的上基板和下基板的偏振膜。
在图1所示的立体图像显示器中，3D图像的可见度由于在垂直视角的位置产生的串扰而降低。用户左眼必须只透射左眼图像L的光而用户右眼必须只透射右眼图像R的光，以便用户充分感受到3D图像的立体感。然而，现有技术的立体图像显示器中存在一个期间，在该期间，左眼图像的光和右眼图像的光都入射到用户的左眼和右眼的每一个上。这将导致左/右眼串扰，其中用户通过其左眼或右眼能同时看到左眼图像的光和右眼图像的光。
当用户不观看显示面板3前面的3D图像而向下或向上观看3D图像时，左眼图案化延迟器fe和右眼图案化延迟器釙的每一个在一垂直视角处都透射左眼图像的光和右眼图像的光，该垂直视角以等于或大于预定角的角度大于正视角。这将导致串扰。因此，现有技术的立体图像显示器具有能够在不产生串扰的情况下显示3D图像的非常窄的垂直视角。
因此，如图2所示，日本已公开专利No. 2002-185983公开了一种通过在图案化延迟器5上形成黑条BS来拓宽立体图像显示器的垂直视角的方法。当用户在离立体图像显CN 102547320 A示器预定距离D的位置观看立体图像显示器时，理论上不产生串扰的垂直视角α取决于显示面板3的黑矩阵BM的尺寸，图案化延迟器5的黑条BS的尺寸，以及显示面板3与图案化延迟器5之间的距离S。垂直视角α随着黑矩阵BM的尺寸和黑条BS的尺寸的增加以及随着显示面板3与图案化延迟器5之间的距离S的减小而拓宽。另一方面，日本已公开专利No. 2002-185983公开的立体图像显示器与显示面板3的黑矩阵BM互相影响，从而产生莫尔条纹。此外，日本已公开专利No. 2002-185983由于图案化延迟器5的黑条BS而以极大降低的亮度显示2D图像。
如图3所示，本申请人已经提出了一种面板结构和驱动方法，其中将显示面板的每一个红(R)、绿(G)和蓝(B)子像素PIX分成两个分隔单元10和20，并利用美国申请 No. 12/536,031 (2009年8月5日)中的有源黑条来控制分隔单元10和20中的每一个，在此通过参考将该美国申请的全文并入。换句话说，每一个子像素PIX被划分成主像素部分 10和次像素部分20。主像素部分10包括位于数据线Dl与第η条栅极线&ι交叉处的薄膜晶体管(TFT)Tl，和连接到TFT Tl的第一液晶单元CLcl，其中η为自然数。次像素部分 20包括位于数据线Dl与第(η+1)条栅极线&ι+1交叉处的TFT Τ2，和连接到TFT Τ2的第二液晶单元CLc2。次像素部分20以2D模式写入2D图像数据时用作像素并且在以3D模式写入黑数据时用作有源黑条。
美国申请No. 12/536,031公开的立体图像显示器能够解决日本已公开专利 No. 2002-185983中出现的立体图像显示器的问题。美国申请No. 12/536，031公开的立体图像显示器通过将每一个子像素Pix划分成两个部分并将2D图像数据以2D模式写入每一个划分后的像素PIX，可以防止2D图像的亮度降低。此外，其通过拓宽3D模式中的垂直视角可以提高2D和3D图像的可见度。因此，其与现有的立体图像显示器相比可以实现更优秀的显示质量。
栅极驱动电路包括电平移位器和移位寄存器。移位寄存器可通过板内选通(GIP) 工艺直接形成在显示面板的基板上。电平移位器被开发出来专门用于2D模式。然而，当2D 和3D模式中的栅极驱动电路的输出彼此不同时，不可能只利用现有的专门用于2D模式的电平移位器来运行栅极驱动电路。发明内容
本发明的多个实施方式提供一种立体图像显示器，其包括能够实现2D图像和3D 图像并利用电平移位器以2D和3D模式驱动栅极驱动电路的有源黑条。
根据一方面，本发明提供一种立体图像显示器，包括显示面板，所述显示面板包括数据线、与所述数据线交叉的栅极线、响应于来自所述栅极线的栅极脉冲而导通的薄膜晶体管(TFT)、以及多个像素，所述多个像素的每一个包括多个子像素；数据驱动电路，所述数据驱动电路将数字视频数据转换成数据电压并向所述数据线提供所述数据电压；栅极驱动电路，所述栅极驱动电路被构造成向所述栅极线顺序地提供与所述数据电压同步的栅极脉冲；以及时序控制器，所述时序控制器被构造成从外部主机系统接收时序信号、2D图像数据和3D图像数据，向所述数据驱动电路提供所述数字视频数据，并控制所述数据驱动电路的运行时序和所述栅极驱动电路的运行时序。
每个子像素包括主像素部分，所述主像素部分被构造成在2D模式中响应于来自第η条栅极线的第η栅极脉冲而表现2D图像数据的灰度级，并且在3D模式中响应于第η 栅极脉冲而表现3D图像数据的灰度级，其中η为自然数；以及次像素部分，所述次像素部分被构造成在3D模式中响应于来自第(η+1)条栅极线的第(η+1)栅极脉冲而对预先充入的电压进行放电，并表现黑色灰度级。
所述栅极驱动电路响应于从所述时序控制器或主机系统接收的选择信号而在2D 模式中输出第η栅极脉冲，并且在3D模式中输出第η栅极脉冲和第(η+1)栅极脉冲。
所包括的附图用来提供对本发明的进一步理解并且被结合到本申请中且构成本申请的一部分。附图例示了本发明的实施方式并且与说明书一起来解释本发明的原理。在附图中
图1示出了眼镜型立体图像显示器；
图2示出了立体图像显示器，其中在图案化延迟器中形成黑条；
图3示出了实现有源黑矩阵的方法；
图4是示出了根据本发明示例性实施方式的立体图像显示器的显示面板、图案化延迟器和偏振眼镜的分解立体图5是示出了图4所示的显示面板的驱动电路的框图6是示出了图4所示的显示面板的一些像素的等效电路图7示出了 3D模式中的第一和第二分隔单元的运行；
图8示出了 2D模式中的第一和第二分隔单元的运行；
图9是示出了图4所示的电平移位器的电路图10是示出了图9所示的第一逻辑电路单元的电路图11是示出了图9所示的第二逻辑电路单元的电路图12是示出了图4所示的移位寄存器的级(stage)的电路图13是波形图，其示出了输入到图12所示的移位寄存器的级的时钟的输出波形、 Q节点电压、QB节点电压以及栅极脉冲；
图14是示出了根据本发明示例性实施方式的立体图像显示器中的2D模式驱动信号的时序图15是示出了根据本发明示例性实施方式的立体图像显示器中的3D模式驱动信号的时序图；以及
图16是示出了在根据本发明示例性实施方式的立体图像显示器中将栅极脉冲提供到所有栅极线之后产生的复位脉冲的时序图。
具体实施方式
以下将参照附图更充分地描述本发明，附图中示出了本发明的示例性实施方式。 然而，本发明可以采用许多不同的形式实现，而不应当被解释为限于这里所阐述的实施方式。整个说明书中用相似的附图标记指代相同的元件或部分。在下面的描述中，如果判定对与本发明相关的已知功能或配置的详细描述会使本发明的主题不清楚，那么将省略该详细描述。
图4和5示出了根据本发明示例性实施方式的立体图像显示器。
如图4和图5所示，根据本发明示例性实施方式的立体图像显示器包括显示面板 100，图案化延迟器30，偏振眼镜40，显示面板驱动电路，等等。
显示面板100以2D模式显示2D图像数据并以3D模式显示3D图像数据。显示面板100可以以诸如液晶显示器(LCD)，场致发射显示器(FED)，等离子体显示面板(PDP)，包括无机电致发光元件和有机发光二极管(OLED)元件的电致发光装置(EL)，以及电泳显示器(EPD)等的平板显示元件来实现。在自发射显示元件中可以省略偏振膜和背光单元。下文中，利用液晶显示器的显示面板作为例子来描述显示面板100。也可使用其它类型的显示面板。
显示面板100包括薄膜晶体管(TFT)阵列基板，滤色器阵列基板，以及这两个基板之间的液晶层。显示面板100包括基于数据线与栅极线的交叉结构以矩阵形式布置的像素。图6中所示的包括有源黑条的像素阵列形成在显示面板100上。显示面板100的TFT 阵列基板包括数据线，与数据线交叉的栅极线，分别形成在数据线与栅极线交叉处的多个 TFT，液晶单元的像素电极，连接到像素电极的存储电容器Cvst，等等。像素的液晶由连接到TFT的像素电极与公共电极之间的电场驱动。显示面板100的滤色器阵列基板包括黑矩阵，滤色器，公共电极，等等。偏振膜16a和16b分别附接到TFT阵列基板和滤色器阵列基板。用于设置液晶的预倾斜角的取向层分别形成在TFT阵列基板和滤色器阵列基板上。
根据本发明实施方式的立体图像显示器可以以诸如扭曲向列(TN)模式和垂直对准(VA)模式的垂直电场驱动方式或者以诸如面内切换(IPS)模式和边缘场切换(FFS)模式的水平电场驱动模式来实现。根据本发明实施方式的立体图像显示器可以以包括背光型液晶显示器，透反射型液晶显示器和反射型液晶显示器的任何类型的液晶显示器来实现。 背光单元在背光型液晶显示器和透反射型液晶显示器中是必须的。背光单元可以以直下型背光单元或边缘型背光单元实现。
图案化延迟器30附接到显示面板100的上偏振膜16a并设置为与显示面板100 的屏幕相对。图案化延迟器30包括第一延迟器和第二延迟器。图案化延迟器30的第一延迟器设置为与显示面板100的其上显示左眼图像的像素相对，将来自于这些像素的光转换成第一偏振光(例如，圆偏振或线性偏振光)，并使该第一偏振光通过。图案化延迟器30的第二延迟器设置为与显示面板100的其上显示右眼图像的像素相对，将来自于这些像素的光转换成第二偏振光(例如，圆偏振或线性偏振光)，并使该第二偏振光通过。第一偏振光的光轴和第二偏振光的光轴可彼此垂直。分隔的黑条不必形成在图案化延迟器30上。这是因为显示面板100的每个像素都被空间上分成两部分并且这两部分中的一部分用作有源黑条。
偏振眼镜40的左眼滤波器具有与图案化延迟器30的第一延迟器相同的光吸收轴，并且偏振眼镜40的右眼滤波器具有与图案化延迟器30的第二延迟器相同的光吸收轴。 例如，左圆偏振滤波器可被选择作为偏振眼镜40的左眼滤波器，并且右圆偏振滤波器可被选择作为偏振眼镜40的右眼滤波器。因此，用户使用偏振眼镜40来观看3D图像，并且不用佩戴偏振眼镜40来观看2D图像。
显示面板驱动电路包括数据驱动电路，栅极驱动电路，时序控制器110，主机系统 200，模块电源电路150，等等。
数据驱动电路包括多个源极驱动器集成电路(IC) 140。源极驱动器IC 140在时序控制器110的控制下锁存从时序控制器110接收的数字视频数据。源极驱动器IC 140将锁存的数字视频数据转换成正、负模拟伽马参考电压GMAl-GMAn并产生正、负数据电压。然后源极驱动器IC 140提供正、负数据电压到显示面板100的数据线。源极驱动器IC 140 可以通过玻上芯片(COG)工艺或带式自动接合(TAB)工艺连接到显示面板100的数据线。
栅极驱动电路包括电平移位器120和多个移位寄存器130并在时序控制器110的控制下顺序地施加栅极脉冲到显示面板100的栅极线。
电平移位器120将从时序控制器110接收的栅极移位时钟GCLK划分成多个N相位时钟并输出所述N相位时钟，其中N是等于或大于2的正整数。下文中，作为例子，将电平移位器120输出的时钟作为6相位时钟，但是并不限于此。
电平移位器120将从时序控制器110接收的栅极起始脉冲GST，栅极移位时钟GLCK，以及η个时钟的晶体管-晶体管逻辑(TTL)逻辑电平电压进行电平移位 (left-shift)，将其移位到栅极高电压VGH和栅极低电压VGL。栅极高电压VGH和栅极低电压VGL被设置为移位寄存器130的操作电压和显示面板100的像素阵列的TFT的操作电压。
电平移位器120对栅极起始脉冲GST的电压进行电平移位并输出第一起始脉冲 VSTl。电平移位器120响应于从主机系统200或时序控制器110接收的选择信号SEL选择性地输出第二起始脉冲VST2。选择信号SEL在2D模式中在第一逻辑电平(例如，低逻辑电平)处产生，并且在3D模式中在第二逻辑电平(例如，高逻辑电平)处产生。电平移位器 120在产生具有第一逻辑电平的选择信号SEL的2D模式中产生第一起始脉冲VSTl。在产生具有第二逻辑电平的选择信号SEL的3D模式中，电平移位器120输出第一起始脉冲VST1， 并且在预定时间过去之后输出第二起始脉冲VST2。
电平移位器120在每个时钟CLK1-CLK6的下降沿减小栅极高电压VGH以便减小液晶单元的电压Δνρ。电平移位器120响应于从时序控制器110接收的偶数/奇数时钟Ε/0 来输出偶数栅极高电压VGHE和奇数栅极高电压VGH0，其中偶数栅极高电压VGHE和奇数栅极高电压VGHO的电压电平彼此相反。
电平移位器120响应于栅极起始脉冲GST和栅极移位时钟GLCK产生复位脉冲 RST0复位脉冲RST是用于同时放电在移位寄存器130的所有级(stage)处的Q节点的控制信号。
在2D模式中，电平移位器120输出第一起始脉冲VSTl，时钟CLK1-CLK6，偶数栅极高电压VGHE，奇数栅极高电压VGH0，以及复位脉冲RST。在3D模式中，电平移位器120输出第一起始脉冲VST1，第二起始脉冲VST2，时钟CLK1-CLK6，偶数栅极高电压VGHE，奇数栅极高电压VGH0，以及复位脉冲RST。根据从时序控制器110或主机系统200接收的选择信号 SEL的逻辑电平，确定电平移位器120是否输出第二起始脉冲VST2。
每个移位寄存器130包括多个级，它们是彼此级联的。移位寄存器130通过板内选通(GIP)工艺与像素阵列一起直接形成在显示面板100的TFT阵列基板上。移位寄存器 130顺序地施加栅极脉冲到栅极线。如图5所示，移位寄存器130可以设置在像素阵列的两侧之外或一侧之外。当移位寄存器130被分离地设置在像素阵列的两侧之外时，移位寄存器130从一个电平移位器120同时接收信号VST1，VST2，CLK1-CLK6，VGHE和VGHO并进行操作。
在2D模式中，移位寄存器130响应于时钟CLK1-CLK6顺序地移位从电平移位器 120接收的第一起始脉冲VST1，并施加移位后的第一起始脉冲VSTl到第η条栅极线。在3D 模式中，移位寄存器130根据时钟CLK1-CLK6的时序来移位从电平移位器120接收的第一起始脉冲VSTl并施加栅极脉冲到第η条栅极线。此外，在3D模式中，移位寄存器130根据时钟CLK1-CLK6的时序来移位从电平移位器120接收的第二起始脉冲VST2并施加栅极脉冲到第(η+1)条栅极线。
时序控制器110重新排列从主机系统200接收的数字视频数据并提供重新排列后的数字视频数据到源极驱动器IC 140。时序控制器110从主机系统200接收诸如垂直同步信号Vsync，水平同步信号Hsync，数据使能信号DE和点时钟CLK的时序信号。时序控制器 110基于时序信号产生用于控制电平移位器120的运行时序的栅极时序控制信号和用于控制源极驱动器IC 140的运行时序的源极时序控制信号。时序控制器110响应于从主机系统200接收的2D或3D模式信号而在2D模式中控制电平移位器120或在3D模式中控制电平移位器120。
栅极时序控制信号包括栅极起始脉冲GST，调制时序移位时钟MCLK，栅极移位时钟GLCK，偶数/奇数时钟E/0，选择信号SEL，等等。选择信号SEL可从时序控制器110或主机系统200产生。栅极起始脉冲GST由电平移位器120进行电平移位并被转换成第一和第二起始脉冲VSTl和VST2。此外，栅极起始脉冲GST被输入到移位寄存器130的第一级并控制第一栅极脉冲的输出时序。调制时序移位时钟MCLK控制从电平移位器120输出的时钟 CLK1-CLK6的栅极高电压调制时序。电平移位器120对栅极移位时钟GLCK进行划分并电平移位。此外，栅极移位时钟GLCK被转换成时钟CLK1-CLK6并被输入到移位寄存器130的多个级，从而控制第一和第二起始脉冲VSTl和VST2的移位时序。偶数/奇数时钟E/0控制偶数栅极高电压VGHE和奇数栅极高电压VGHO的电压电平反转时序。选择信号SEL控制电平移位器120是否输出第二起始脉冲VST2。
源极时序控制信号包括源极起始脉冲SSP，源极采样时钟SSC，极性控制信号P0L， 源极输出使能信号S0E，等等。源极起始脉冲SSP控制源极驱动器IC 140的数据采样起始时机。源极采样时钟SSC控制源极驱动器IC 140的数据采样时序。极性控制信号POL控制从数据驱动电路输出的数据电压的极性。源极输出使能信号SOE控制数据驱动电路的输出时序。如果基于迷你低压差分信号(LVDQ接口标准传送待输入到数据驱动电路的数字视频数据，则可以省略源极起始脉冲SSP和源极采样时钟SSC。
主机系统200包括诸如缩放器的图形处理电路和电源电路。图形处理电路依照显示面板100的分辨率来内插从广播接收电路或外部视频源接收的RGB视频数据的分辨率， 并对RGB视频数据执行信号内插处理。电源电路产生待提供到模块电源电路150的输入电源Vin。主机系统200通过诸如LVDS接口和最小化传输差分信令(TMDQ接口之类的接口提供2D图像数据或3D图像数据到时序控制器110，并且提供时序信号Vsync，Hsync，DE和 CLK到时序控制器110。主机系统200可以提供用于指示2D模式和3D模式的模式信号到时序控制器110。此外，主机系统200可以与传送到时序控制器110的3D图像信号同步地传送选择信号SEL到电平移位器120。
模块电源电路150利用DC-DC转换器、调节器等接收输入电源Vin，并将输入电源Vin转换成用于驱动显示面板驱动电路的逻辑电源电压Vcc，以及显示面板100的驱动电压 VGH, VGL, Vcom和GMAl_GMAn。逻辑电源电压Vcc大约为3. 3V并被输入作为显示面板驱动电路的电源。
产生的栅极高电压VGH等于或大于大约15V，而产生的栅极低电压VGL等于或小于-5V。产生的栅极高电压VGH可为大约观乂。如图12所示，栅极低电压VGL可包括输入到移位寄存器130的级的第一和第二栅极低电压VGLl和VGL2。第二栅极低电压VGL2可设置为低于第一栅极低电压VGLl。可根据其上施加了移位寄存器130的级内部的第一 QB节点的电压作为栅极电压的TFT的DC栅极偏置应力和其上施加了第二 QB节点的电压作为栅极电压的TFT的DC栅极偏置应力之差，来确定第一和第二栅极低电压VGLl和VGL2以及确定第一栅极低电压VGLl与第二栅极低电压VGL2之差。
公共电压Vcom大约为7V-9V并被提供到显示面板100的公共电极，如图6和图10 所示。如图6和图10中所示，公共电压Vcom可包括提供到同时属于主像素部分PIXA和次像素部分PIXB的第一公共电极4的第一公共电压Vcoml和提供到次像素部分PIXB的第二公共电极6的第二公共电压Vcom2。可根据用于补偿主像素部分PIXA的液晶单元Clcll的 AVp电压与次像素部分PIXB的液晶单元Clcl2的AVp电压之差的电压来确定第一和第二公共电压Vcoml和Vcom2之差。例如，在图6所示的像素结构中，次像素部分PIXB的TFT寄生电容大于主像素部分PIXA的TFT寄生电容。因此，次像素部分PIXB的AVp电压ΔνΡ2 可大于主像素部分PIXA的八Vp电压AVpl。第二公共电压Vcom2可设置成大于第一公共电压Vcoml大约1V-2V，以便补偿主像素部分PIXA的八Vp电压AVpl和次像素部分PIXB 的AVp电压ΔνΡ2之差。
电压划分电路划分正/负伽马参考电压GMAl-GMAn并将它们输入源极驱动器IC 140。正/负伽马参考电压GMAl-GMAn包括大于公共电压Vcom的正伽马参考电压和小于公共电压Vcom的负伽马参考电压。
图6是示出了图4所示的显示面板100的一些像素的等效电路图。
如图6所示，显示面板100的像素阵列包括形成在数据线Dm，Dm+1与栅极线&1， &1+1的交叉处的多个像素。每个像素包括红色子像素，绿色子像素和蓝色子像素。每个子像素被划分成主像素部分PIXA和次像素部分PIXB。
主像素部分PIXA包括第一TFT T11，连接到第一TFT Tll的第一液晶单元Clc 11， 存储电容器(未示出)，等等。第一液晶单元Clc 11包括其上提供有数据电压的像素电极 2和其上提供有第一公共电压Vcoml的第一公共电极4。
如图7所示，在3D模式中，主像素部分PIXA被充电到3D图像的左眼图像或右眼图像的数据电压，从而显示3D图像数据。如图8所示，在2D模式中，主像素部分PIXA被充电到2D图像的数据电压，从而显示2D图像数据。第一 TFT Tll响应于来自第η条栅极线的栅极脉冲而导通。因此，第一 TFT Tll响应于来自第η条栅极线的栅极脉冲而向第一液晶单元Clc 11的像素电极2提供来自数据线Dm的数据电压VDATA。第一 TFT Tll的栅极连接到第η条栅极线&1，第一 TFT Tll的漏极连接到数据线Dm，并且第一 TFT Tll的源极连接到第一液晶单元Clc 11的像素电极2。
次像素部分PIXB包括第二 TFT T12，第三TFT T13，连接到第三TFT T13的第二液晶单元Clc 12，存储电容器(未示出)，等等。如图7所示，在3D模式中，次像素部分PIXB表现黑色灰度级，因为像素电极2的电压被放电到第二公共电压Vcom2。如图8所示，在2D 模式中，次像素部分PIXB被充电到2D图像的数据电压，从而显示2D图像数据。
第二TFT T12响应于来自第η条栅极线的栅极脉冲而导通。因此，第二TFT Τ12 响应于来自第η条栅极线的栅极脉冲而向第二液晶单元Clc 12的像素电极2提供来自数据线Dm的数据电压VDATA。第二 TFT Τ12的栅极连接到第η条栅极线&1，第二 TFT Τ12 的漏极连接到数据线Dm，并且第二 TFT T12的源极连接到第三TFT T13的漏极。
在3D模式中，第三TFT T13响应于来自第(n+1)条栅极线&1+1的栅极脉冲而导通。因此，第三TFT T13响应于来自第(n+1)条栅极线&ι+1的栅极脉冲允许电流流过第二液晶单元Clc 12的像素电极2与其上提供有第二公共电压Vcom2的第二公共电极6之间， 从而在它们之间产生电流通路。结果，第二液晶单元Clc 12的电压被放电到第二公共电压 Vcom20
在3D模式中，第二液晶单元Clc 12的像素电极2的电压与第一公共电极4的电压基本上等电位。因此，第二液晶单元Clc 12以正常的黑模式被驱动，并且第二液晶单元Clc 12表现黑色灰度级。第三TFT T13的栅极连接到第(n+1)条栅极线&ι+1，第三TFT T13的漏极连接到第二 TFT T12的源极，并且第三TFT T13的源极连接到第二公共电极6。
在图6中，附图标记“91”表示移位寄存器130的第η级，其输出栅极脉冲到第η 条栅极线&1，并且附图标记“92”表示移位寄存器130的第(n+1)级，其输出栅极脉冲到 (n+1)条栅极线&1+1。在2D和3D模式中，移位寄存器130的第η级91响应于第一起始脉冲VSTl和第η时钟CLKn而提供栅极脉冲到第η条栅极线&1。作为从第(η_4)级输入的起始脉冲的进位信号可被输入第η级91的起始信号输入端子。在2D模式中，第二起始脉冲VST2并不输入到第(n+1)级92，并且来自第(n_4)级的进位信号并不输入到第(n+1) 级92。因此，第(n+1)级92在2D模式中并不输出栅极脉冲。另一方面，在3D模式中，第 (n+1)级92响应于第二起始脉冲VST2和第(n+1)时钟CLKn+Ι而提供栅极脉冲到第(n+1) 条栅极线&1+1。作为从第(n-3)级输入的起始脉冲的进位信号可被输入第(n+1)级92的起始信号输入端子。
图9是详细示出电平移位器120的电路图。
如图9所示，电平移位器120包括第一逻辑电路单元301，第二逻辑电路单元302， 第三逻辑电路单元304，等等。
第一逻辑电路单元301接收栅极起始脉冲GST，调制时序移位时钟MCLK，栅极移位时钟GLCK，选择信号SEL，栅极高电压VGH，和栅极低电压VGL。因此，在2D模式中，第一逻辑电路单元301输出第一起始脉冲VSTl和复位脉冲RST，第一起始脉冲VSTl和复位脉冲RST 均在栅极高电压VGH和栅极低电压VGL之间摆动。此外，在3D模式中，第一逻辑电路单元 301输出第一起始脉冲VSTl，第二起始脉冲VST2和复位脉冲RST，并且第一起始脉冲VSTl， 第二起始脉冲VST2和复位脉冲RST均在栅极高电压VGH和栅极低电压VGL之间摆动。第一逻辑电路单元301输出的信号VST1，VST2和RST通过第一缓存阵列303被提供到移位寄存器130。
第二逻辑电路单元302接收调制时序移位时钟MCLK，栅极移位时钟GLCK，栅极高电压VGH和栅极低电压VGL。因此，在2D和3D模式中，第二逻辑电路单元302输出时钟 CLK1-CLK6，时钟CLK1-CLK6的每一个都在栅极高电压VGH和栅极低电压VGL之间摆动，并且在时钟CLK1-CLK6的每一个的下降沿都减小栅极高电压VGH。从第二逻辑电路单元302 输出的时钟CLK1-CLK6通过第二缓存阵列305被提供到移位寄存器130。
第三逻辑电路单元304接收偶数/奇数时钟E/0并输出切换控制信号，该切换控制信号用于反转在栅极高电压VGH和栅极低电压VGL之间的偶数栅极高电压VGHE和奇数栅极高电压VGH0。第三缓存阵列305接收栅极高电压VGH，栅极低电压VGL以及由第三逻辑电路单元304输出的开关控制信号，并输出偶数栅极高电压VGHE和奇数栅极高电压VGH0， 其中偶数栅极高电压VGHE和奇数栅极高电压VGHO均在栅极高电压VGH和栅极低电压VGL 之间摆动。当栅极高电压VGH的偶数栅极高电压VGHE被提供到移位寄存器130时，将栅极低电压VGL的奇数栅极高电压VGHO被提供到移位寄存器130。此外，当栅极低电压VGL的偶数栅极高电压VGHE被提供到移位寄存器130时，将栅极高电压VGH的奇数栅极高电压 VGHO被提供到移位寄存器130。第三缓存阵列305响应于从第三逻辑电路单元304接收的切换控制信号来反转偶数栅极高电压电平VGHE和奇数栅极高电压电平VGH0。
偶数栅极高电压VGHE和奇数栅极高电压VGHO周期性地反转施加到移位寄存器 130的每一级的第一 QB节点QBl和第二 QB节点QB2的电压，从而利用第一 QB节点QBl和第二 QB节点QB2的电压来减轻接收栅极电压的TFT的DC栅极偏置应力。
图10是详细示出了电平移位器120的第一逻辑电路单元301的电路图。
如图10所示，第一逻辑电路单元301包括第一与(AND)门401，第二与门402，多个D触发器404，第三与门405，等等。
第一与门401对栅极起始脉冲GST和栅极移位时钟GLCK执行与运算，并输出上述与运算的结果作为复位脉冲RST。如图12所示，复位脉冲RST同时输入到移位寄存器130 的所有级并同时放电每一级的Q节点。图16示出了由栅极起始脉冲GST和栅极位移时钟 GLCK之间的与运算结果产生的复位脉冲RST。
第二与门402对栅极起始脉冲GST和由逆变器403反转的栅极移位时钟GLCK执行与运算，并输出上述与运算的结果作为第一起始脉冲VSTl。第一起始脉冲VSTl输入到移位寄存器130的第一级并控制第一栅极脉冲的输出时序。图14示出了在2D模式中产生的第一起始脉冲VST1，而图15示出了在3D模式中产生的第二起始脉冲VST2。
多个D触发器404是级联的并且构成用于将第二与门402的输出延迟预定时间的延迟器电路。在图10中，级联的D触发器404响应于三个连续的输出栅极移位时钟GSC在大约三个水平周期期间延迟由第二与门402输出的第一起始脉冲VST1。
第三与门405对由包括多个D触发器404的延迟器电路延迟的第一起始脉冲VSTl 和选择信号SEL执行与运算，并输出上述与运算的结果作为3D模式中的第二起始脉冲 VST2。如图15所示，当在3D模式中产生高逻辑电平的选择信号SEL时，第三与门405产生从第一起始脉冲VSTl开始延迟了预定时间的第二起始脉冲VST2。另一方面，如图14所示， 第三与门405保持2D模式中的低逻辑电平输出，其中选择信号SEL的输出被保持在低逻辑电平。
图11是详细示出了电平移位器120的第二逻辑电路单元302的电路图。
如图11所示，第二逻辑电路单元302包括用于调制时钟CLK-CLK6的每一个的电压的多个调制电路。多个调制电路的每一个包括控制逻辑单元501，第一到第三晶体管Q1-Q3，等等。第一和第三晶体管Ql和Q3可由η型金属氧化物半导体场效应晶体管(MOSFET)实现，而第二晶体管Q2可由ρ型MOSFET实现。
控制逻辑电路501接收栅极移位时钟GLCK和调制时序移位时钟MCLK，并且与栅极移位时钟GLCK的上升沿同步地导通第一晶体管Q1，从而升高(rise)输入到移位寄存器 130中的时钟CLKn的电压电平。如图14和图15所示，在控制逻辑电路单元501的控制下， 时钟CLKn在大约三个水平周期期间保持在栅极高电压。随后，控制逻辑电路单元501与栅极移位时钟GLCK的下降沿同步地导通第三晶体管Q3，并将时钟CLKn的电压调整为小于栅极高电压VGH并大于栅极低电压VGL的电压。随后，控制逻辑单元501与调制时序移位时钟MCLK的下降沿同步地导通第二晶体管Q2并将时钟CLKn的电压电平降低(fall)到栅极低电压VGL。
在控制逻辑单元501的控制下，第一晶体管Ql在栅极移位时钟GLCK的上升沿被导通，并且在大约三个水平周期期间保持导通状态，从而输出时钟CLKn的电压作为栅极高电压VGH。第一晶体管Ql的栅极连接到控制逻辑单元501的第一输出端子，栅极高电压VGH 被提供到第一晶体管Ql的源极，并且第一晶体管Ql的漏极连接到第二逻辑电路单元302 的输出端子。
在控制逻辑单元501的控制下，第二晶体管Q2在调制时序移位时钟MCLK的下降沿被导通，并降低时钟CLKn的电压电平到栅极低电压VGL。第二晶体管Q2的栅极连接到控制逻辑单元501的第二输出端子，栅极低电压VGL被提供到第二晶体管Q2的源极，并且第二晶体管Q2的漏极连接到第二逻辑电路单元302的输出端子。
在控制逻辑单元501的控制下，第三晶体管Q3在栅极移位时钟GLCK的下降沿被导通，并减小(reduce)时钟CLKn的栅极高电压VGH。第三晶体管Q3的栅极连接到控制逻辑单元501的第三输出端子，栅极低电压VGL通过电阻R被提供到第三晶体管Q3的源极， 并且第三晶体管Q3的漏极连接到第二逻辑电路单元302的输出端子。电阻R在第三晶体管Q3导通时降低栅极高电压VGH的电平，并且减小从第二逻辑电路单元302输出的栅极高电压VGH。
根据本发明实施方式的移位寄存器130可以被不同地实现。
图12是详细示出了移位寄存器130的一个示例级的电路图。图13是波形图，其示出了输入到图12所示的级的时钟的输出波形，Q节点电压，QB节点电压，以及栅极脉冲。 根据本发明实施方式的移位寄存器130可以具有不同于图12所示电路构造的各种电路构造。
移位寄存器130包括多个级联的级。
CLK1-CLK6中的一个或两个(其中每个时钟都被移位了预定相位差并且在栅极高电压VGH和栅极低电压VGL之间摆动)被输入到移位寄存器130的多个级。图12示出了级被配置为响应于第η时钟CLKn而输出提供到第η条栅极线&ι的栅极脉冲。
如图12和图13所示，第一和第二起始脉冲VSTl和VST2或者从第(n_l)级输出的第(n-1)进位信号被输入到第η级的起始端子。复位脉冲RST和第(η+;3)进位信号CAR(n+3) 被输入到第η级的复位端子。诸如栅极高电压VGH，偶数栅极高电压VGHE，奇数栅极高电压 VGH0,以及第一和第二栅极低电压VGLl和VGL2之类的驱动电压被提供到第η级。
第η级连接到显示面板100的第η条栅极线&1。第η级包括用于输出提供到第η 条栅极线的栅极脉冲的第一输出端子和用于输出第η进位信号CAfoi的第二输出端子。第n级还包括用于控制连接到第一输出端子的上拉晶体管Τ6Β和连接到第二输出端子的上拉晶体管Τ6Α的Q节点Q ；用于控制连接到第一输出端子的下拉晶体管T7C和T7D的第一 QB节点QBl ；用于控制连接到第二输出端子的下拉晶体管Τ7Α和Τ7Β的第二 QB节点QB2 ； 以及开关电路 Tl, Τ2, T3A-T3F, T4A-T4C 和 T5A-T5D。
第一 TFT Tl响应于从第(η-3)级输出的第(η_3)进位信号CAR(n_3)而提供栅极高电压VGH到Q节点Q。第(η-3)进位信号CAR(n_3)被提供到第一 TFT Tl的栅极，栅极高电压VGH被提供到第一 TFT Tl的漏极，并且第一 TFT Tl的源极连接到Q节点Q。
第二 TFT T2响应于第一和第二起始脉冲VSTl和VST2对Q节点Q的电压进行放电。第一和第二起始脉冲VSTl和VST2被提供到第二 TFT T2的栅极，第二 TFT T2的漏极连接到Q节点Q，并且栅极低电压VGL被提供到第二 TFT T2的源极。
3A，3B和3C TFT T3A，T3B, T3C在Q节点Q的电压被放电到小于栅极高电压VGH 的电压期间提供偶数栅极高电压VGHE到第二 QB节点QB2。3A TFT T3A的栅极连接到在 TFT BB的源极与3C TFT T3C的漏极之间的节点。偶数栅极高电压VGHE被提供到3A TFT T3A的漏极，并且3A TFT T3A的源极连接到第二 QB节点QB2。偶数栅极高电压VGHE被提供到;3B TFT T3B的栅极和漏极。3B TFT T3B的源极连接到3A TFT T3A的栅极和3C TFT T3C的漏极。3C TFT T3C的栅极连接到Q节点Q，并且第一栅极低电压VGLl被提供到3C TFT T3C的源极。
3D，3E和3F TFT T3D，T3E，T3F在Q节点Q的电压被放电到小于栅极高电压VGH 的电压期间提供奇数栅极高电压VGHO到第一 QB节点QB1。3DTFT T3D的栅极连接到在3E TFT T3E的源极与3F TFT T3F的漏极之间的节点。奇数栅极高电压VGHO被提供到3D TFT T3D的漏极，并且3D TFT T3D的源极连接到第一 QB节点QBl。奇数栅极高电压VGHO被提供到3E TFT T3E的栅极和漏极。3E TFT T3E的源极连接到3D TFT T3D的栅极和3F TFT T3F的漏极。3F TFT T3F的栅极连接到Q节点Q，并且第一栅极低电压VGLl被提供到3F TFT T3F的源极。
4A TFT T4A响应于从第(n+3)级输出的复位脉冲RST和第(n+3)进位信号 CAR(n+3)而对Q节点Q的电压进行放电。复位脉冲RST和第(n+3)进位信号CAR (n+3)被提供到4A TFT T4A的栅极，4A TFT T4A的漏极连接到Q节点Q，并且第一栅极低电压VGLl 被提供到4A TFT T4A的源极。4B TFT T4B响应于第二 QB节点QB2的电压而对Q节点Q的电压进行放电。4B TFT T4B的栅极连接到第二 QB节点QB2，4B TFT 4B的漏极连接到Q节点Q，并且第一栅极低电压VGLl被提供到4B TFT T4B的源极。4C TFTT4C响应于第一 QB节点QBl的电压而对Q节点Q的电压进行放电。4C TFTT4C的栅极连接到第一 QB节点QBl， 4C TFT T4C的漏极连接到Q节点Q，并且第一栅极低电压VGLl被提供到4C TFT T4C的源极。
5A TFT T5A响应于Q节点Q的电压而对第二 QB节点QB2的电压进行放电。5A TFT T5A的栅极连接到Q节点Q，5A TFT T5A的漏极连接到第二 QB节点QB2，并且第一栅极低电压VGLl被提供到5A TFT T5A的源极。5BTFT T5B响应于从第(n_3)级输出的第(n_3)进位信号CAR (η-3)而对第二 QB节点QB2的电压进行放电。第(η_3)进位信号CAR(n_3)被提供到5B TFT T5B的栅极，5B TFT T5B的漏极连接到第二 QB节点QB2，并且第一栅极低电压VGLl被提供到5B TFT T5B的源极。
5C TFT T5C响应于Q节点Q的电压而对第一 QB节点QBl的电压进行放电。5C TFT T5C的栅极连接到Q节点Q，5C TFT T5C的漏极连接到第一 QB节点QBl，并且第一栅极低电压VGLl被提供到5C TFT T5C的源极。5DTFT T5D响应于从第(n_3)级输出的第(n_3)进位信号CAR(n-3)的电压而对第一 QB节点QBl的电压进行放电。第(n_3)进位信号CAR(n_3) 被提供到5D TFT T5D的栅极，5D TFT T5D的漏极连接到第一 QB节点QBl，并且第一栅极低电压VGLl被提供到5D TFT T5D的源极。
6A TFT T6A是用于在Q节点Q被充电且第η时钟CLKn被输入时输出第η进位信号CAfoi的上拉晶体管。6Α TFT Τ6Α的栅极连接到Q节点Q，第η时钟CLKn被提供到6Α TFT Τ6Α的漏极，并且6Α TFT Τ6Α的源极连接到第η级的第二输出端子。
6Β TFT Τ6Β是用于在Q节点Q被充电且第η时钟CLKn被输入时输出提供到第η 条栅极线&ι的栅极脉冲的上拉晶体管。6Β TFT Τ6Β的栅极连接到Q节点Q，第η时钟CLKn 被提供到6Β TFT Τ6Β的漏极，并且6Β TFT Τ6Β的源极连接到第η级的第一输出端子。
7Α TFT Τ7Α在第二 QB节点QB2被充电时导通，并且对第η级的第二输出端子的电压进行放电，从而降低第η进位信号CAfoi的电压电平。7Α TFTT7A的栅极连接到第二 QB 节点QB2，7A TFT T7A的漏极连接到第η级的第二输出端子，并且第一栅极低电压VGLl被提供到7Α TFT Τ7Α的源极。7Β TFTT7B在第一 QB节点QBl被充电时导通，并且对第η级的第二输出端子的电压进行放电，从而降低第η进位信号CAfoi的电压电平。7Β TFT Τ7Β的栅极连接到第一 QB节点QBl，7B TFT Τ7Β的漏极连接到第η级的第二输出端子，并且第一栅极低电压VGLl被提供到7Β TFT Τ7Β的源极。
7C TFT T7C在第二 QB节点QB2被充电时导通，并且对第η级的第一输出端子的电压进行放电，从而降低提供到第η条栅极线的栅极脉冲的电压电平。7C TFT T7C的栅极连接到第二 QB节点QB2，7C TFT T7C的漏极连接到第η级的第一输出端子，并且第二栅极低电压VGL2被提供到7C TFT T7C的源极。7D TFT T7D在第一 QB节点QBl被充电时导通， 并且对第η级的第一输出端子的电压进行放电，从而降低提供到第η条栅极线的栅极脉冲的电压电平。7D TFT T7D的栅极连接到第一 QB节点QB1，7D TFT T7D的漏极连接到第η 级的第一输出端子，并且第二栅极低电压VGL2被提供到7D TFTT7D的源极。
图14是示出了在根据本发明示例性实施方式的立体图像显示器中的2D模式驱动信号的时序图。图15是示出了在根据本发明示例性实施方式的立体图像显示器中的3D模式驱动信号的时序图。图16是示出了在根据本发明示例性实施方式的立体图像显示器中， 在提供栅极脉冲到所有栅极线之后产生的复位脉冲的时序图。在图14到16中，“TC0N”表示时序控制器110，而“LS”表示电平移位器120。
如上所述，根据本发明实施方式的包括有源黑条的立体图像显示器利用响应于从时序控制器或主机系统接收的选择信号选择性地输出第二起始脉冲的电平移位器，可减少实现2D或3D图像所需要的电平移位运算的次数。
尽管已经参考本发明的多个示例性实施方式描述了实施方式，但是应当理解所属领域的技术人员能够设计出落入本申请说明书原理范围之内的多种其它修改和实施方式。 更具体地，在本申请说明书、附图和权利要求书的范围之内，对于组成部件和/或主题组合布置的布置方式可以进行各种变型和修改。除了组成部件和/或布置方式的变型和修改之外，替代使用对于所属领域的技术人员来说也将是显而易见的。
权利要求
1.一种立体图像显示器，包括显示面板，所述显示面板包括数据线、与所述数据线交叉的栅极线、响应于来自所述栅极线的栅极脉冲而导通的薄膜晶体管、以及多个像素，所述多个像素的每一个包括多个子像素；数据驱动电路，所述数据驱动电路被构造成将数字视频数据转换成数据电压并向所述数据线提供所述数据电压；栅极驱动电路，所述栅极驱动电路被构造成向所述栅极线顺序地提供与所述数据电压同步的栅极脉冲；以及时序控制器，所述时序控制器被构造成从外部主机系统接收时序信号、2D图像数据和 3D图像数据，向所述数据驱动电路提供所述数字视频数据，并控制所述数据驱动电路的运行时序和所述栅极驱动电路的运行时序，其中每个子像素包括主像素部分，所述主像素部分被构造成在2D模式中响应于来自第η条栅极线的第η栅极脉冲而表现2D图像数据的灰度级，并且在3D模式中响应于第η栅极脉冲而表现3D图像数据的灰度级，其中η为自然数；以及次像素部分，所述次像素部分被构造成在3D模式中响应于来自第(η+1)条栅极线的第 (η+1)栅极脉冲而对预先充入的电压进行放电，并表现黑色灰度级，其中所述栅极驱动电路响应于从所述时序控制器或主机系统接收的选择信号而在2D 模式中输出第η栅极脉冲，并且在3D模式中输出第η栅极脉冲和第(η+1)栅极脉冲。
2.根据权利要求1所述的立体图像显示器，其中所述次像素部分在2D模式中响应于第 η栅极脉冲而表现2D图像数据的灰度级。
3.根据权利要求1所述的立体图像显示器，其中所述栅极驱动电路包括电平移位器，所述电平移位器被构造成从所述时序控制器接收栅极起始脉冲、栅极移位时钟、调制时序移位时钟以及偶数/奇数时钟，从所述时序控制器或主机系统接收所述选择信号，在2D和3D模式中响应于所述栅极起始脉冲而输出第一起始脉冲，在2D和3D模式中响应于所述栅极移位时钟而输出多个时钟，并且在3D模式中响应于所述选择信号而与所述第一起始脉冲和所述多个时钟一起输出第二起始脉冲，所述第二起始脉冲相比所述第一起始脉冲延迟了预定时间；以及移位寄存器，所述移位寄存器被构造成在2D模式中响应于从所述电平移位器接收的所述第一起始脉冲和所述多个时钟而输出第η栅极脉冲，在3D模式中响应于所述第一起始脉冲和所述多个时钟而输出第η栅极脉冲，并且在3D模式中响应于所述第二起始脉冲和所述多个时钟而输出第(η+1)栅极脉冲。
4.根据权利要求3所述的立体图像显示器，其中所述电平移位器响应于所述偶数/奇数时钟而反转偶数栅极高电压电平和奇数栅极高电压电平，所述偶数栅极高电压电平和奇数栅极高电压电平被输入到所述移位寄存器。
5.根据权利要求4所述的立体图像显示器，其中所述移位寄存器对第一QB节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述偶数栅极高电压电平，并且对第二 QB 节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述奇数栅极高电压电平，其中当所述偶数栅极高电压电平是栅极高电压时，所述奇数栅极高电压电平是低于栅极高电压的栅极低电压，其中当所述偶数栅极高电压电平是栅极低电压时，所述奇数栅极高电压电平是栅极高电压。
6.根据权利要求3所述的立体图像显示器，其中所述电平移位器在2D和3D模式中对所述栅极起始脉冲和所述栅极移位时钟执行与运算以输出复位脉冲。
7.根据权利要求6所述的立体图像显示器，其中所述移位寄存器响应于所述复位脉冲而对Q节点的电压进行放电以增大输出栅极脉冲的输出端子的电压。
8.根据权利要求3所述的立体图像显示器，其中所述电平移位器包括第一逻辑电路单元，所述第一逻辑电路单元被构造成接收所述栅极起始脉冲、所述栅极移位时钟、所述调制时序移位时钟、所述选择信号、栅极高电压以及低于所述栅极高电压的栅极低电压；在2D模式中输出所述第一起始脉冲和复位脉冲，其中所述第一起始脉冲和所述复位脉冲均在所述栅极高电压和所述栅极低电压之间摆动；并且在3D模式中输出所述第一起始脉冲、所述第二起始脉冲和所述复位脉冲，其中所述第一起始脉冲、所述第二起始脉冲和所述复位脉冲均在所述栅极高电压和所述栅极低电压之间摆动；第二逻辑电路单元，所述第二逻辑电路单元被构造成接收所述栅极移位时钟、所述调制时序移位时钟、所述栅极高电压和所述栅极低电压；在2D和3D模式中输出所述多个时钟，其中所述多个时钟的每一个都在所述栅极高电压和所述栅极低电压之间摆动；并且在所述多个时钟的每一个的下降沿减小所述栅极高电压；以及第三逻辑电路单元，所述第三逻辑电路单元被构造成接收所述偶数/奇数时钟并且反转偶数栅极高电压电平和奇数栅极高电压电平。
9.根据权利要求8所述的立体图像显示器，其中所述移位寄存器对第一QB节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述偶数栅极高电压电平，并且对第二 QB 节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述奇数栅极高电压电平，其中当所述偶数栅极高电压电平是栅极高电压时，所述奇数栅极高电压电平是低于栅极高电压的栅极低电压，其中当所述偶数栅极高电压电平是栅极低电压时，所述奇数栅极高电压电平是栅极高电压。
10.根据权利要求1所述的立体图像显示器，还包括图案化延迟器，所述图案化延迟器包括第一延迟器和第二延迟器，所述第一延迟器和第二延迟器均附接到所述显示面板，其中所述第一延迟器将3D图像的左眼图像的光转换成第一偏振光并使所述第一偏振光通过，所述第二延迟器将3D图像的右眼图像的光转换成第二偏振光并使所述第二偏振光通过；以及偏振眼镜，所述偏振眼镜包括使所述第一偏振光通过的左眼滤波器和使所述第二偏振光通过的右眼滤波器。
全文摘要
公开一种立体图像显示器，包括显示面板，所述显示面板包括数据线、与所述数据线交叉的栅极线、响应于来自所述栅极线的栅极脉冲而导通的薄膜晶体管(TFT)、以及多个像素，所述多个像素的每一个包括多个子像素；数据驱动电路，所述数据驱动电路将数字视频数据转换成数据电压并向所述数据线提供所述数据电压；栅极驱动电路，所述栅极驱动电路被构造成向所述栅极线顺序地提供与所述数据电压同步的栅极脉冲；以及时序控制器，所述时序控制器被构造成从外部主机系统接收时序信号、2D图像数据和3D图像数据，向所述数据驱动电路提供所述数字视频数据，并控制所述数据驱动电路的运行时序和所述栅极驱动电路的运行时序。
文档编号G09G3/36GK102547320SQ201110195769
公开日2012年7月4日 申请日期2011年7月6日 优先权日2010年12月7日
发明者朴株成, 白承皓 申请人:乐金显示有限公司
立体图像显示器
本申请要求2010年12月7日提交的韩国专利申请No. 10-2010-0124501的优先权，这里通过参考将其并入本文，就如同在此全部阐述一样。技术领域
本发明的实施方式涉及一种能够实现二维平面图像(下文称“2D图像”)和三维立体图像(下文称“3D图像”)显示的立体图像显示器。
背景技术：
立体图像显示器利用立体技术或自动立体技术实现3D图像。
立体技术利用用户左眼和右眼之间的具有较强立体效果的视差图像，其可以包括眼镜型方法和非眼镜型方法。在眼镜型方法中，左、右眼之间的视差图像通过左、右视差图像偏振方向的改变或以时分方式被显示在直视型显示器或投影仪上，因此，利用偏振眼镜或液晶快门眼镜实现立体图像。在非眼镜型方法中，通常将诸如视差屏障和双凸透镜之类的用于分开左、右视差图像的光轴的光学部件安装在显示屏的前面或后面，并由此实现立体图像。
图1示出了将立体图像显示器实现为液晶显示器的例子。如图1所示，眼镜型立体图像显示器利用设置在显示面板3上的图案化延迟器5的偏振特性和用户佩戴的偏振眼镜6的偏振特性实现立体图像。显示面板3分配左眼图像L和右眼图像R到相邻的显示行并显示左、右眼图像L和R。图案化延迟器5彼此不同地改变左眼图像L和右眼图像R的偏振特性并使左眼图像L的偏振和右眼图像R的偏振分开。偏振眼镜6的左眼滤波器透射左眼图像L的偏振而拦截右眼图像R的偏振。偏振眼镜6的右眼滤波器透射右眼图像R的偏振而拦截左眼图像L的偏振。在图1中，附图标记1表示向显示面板3提供光的背光单元， 而附图标记2和4指的是分别附接到显示面板3的上基板和下基板的偏振膜。
在图1所示的立体图像显示器中，3D图像的可见度由于在垂直视角的位置产生的串扰而降低。用户左眼必须只透射左眼图像L的光而用户右眼必须只透射右眼图像R的光，以便用户充分感受到3D图像的立体感。然而，现有技术的立体图像显示器中存在一个期间，在该期间，左眼图像的光和右眼图像的光都入射到用户的左眼和右眼的每一个上。这将导致左/右眼串扰，其中用户通过其左眼或右眼能同时看到左眼图像的光和右眼图像的光。
当用户不观看显示面板3前面的3D图像而向下或向上观看3D图像时，左眼图案化延迟器fe和右眼图案化延迟器釙的每一个在一垂直视角处都透射左眼图像的光和右眼图像的光，该垂直视角以等于或大于预定角的角度大于正视角。这将导致串扰。因此，现有技术的立体图像显示器具有能够在不产生串扰的情况下显示3D图像的非常窄的垂直视角。
因此，如图2所示，日本已公开专利No. 2002-185983公开了一种通过在图案化延迟器5上形成黑条BS来拓宽立体图像显示器的垂直视角的方法。当用户在离立体图像显CN 102547320 A示器预定距离D的位置观看立体图像显示器时，理论上不产生串扰的垂直视角α取决于显示面板3的黑矩阵BM的尺寸，图案化延迟器5的黑条BS的尺寸，以及显示面板3与图案化延迟器5之间的距离S。垂直视角α随着黑矩阵BM的尺寸和黑条BS的尺寸的增加以及随着显示面板3与图案化延迟器5之间的距离S的减小而拓宽。另一方面，日本已公开专利No. 2002-185983公开的立体图像显示器与显示面板3的黑矩阵BM互相影响，从而产生莫尔条纹。此外，日本已公开专利No. 2002-185983由于图案化延迟器5的黑条BS而以极大降低的亮度显示2D图像。
如图3所示，本申请人已经提出了一种面板结构和驱动方法，其中将显示面板的每一个红(R)、绿(G)和蓝(B)子像素PIX分成两个分隔单元10和20，并利用美国申请 No. 12/536,031 (2009年8月5日)中的有源黑条来控制分隔单元10和20中的每一个，在此通过参考将该美国申请的全文并入。换句话说，每一个子像素PIX被划分成主像素部分 10和次像素部分20。主像素部分10包括位于数据线Dl与第η条栅极线&ι交叉处的薄膜晶体管(TFT)Tl，和连接到TFT Tl的第一液晶单元CLcl，其中η为自然数。次像素部分 20包括位于数据线Dl与第(η+1)条栅极线&ι+1交叉处的TFT Τ2，和连接到TFT Τ2的第二液晶单元CLc2。次像素部分20以2D模式写入2D图像数据时用作像素并且在以3D模式写入黑数据时用作有源黑条。
美国申请No. 12/536,031公开的立体图像显示器能够解决日本已公开专利 No. 2002-185983中出现的立体图像显示器的问题。美国申请No. 12/536，031公开的立体图像显示器通过将每一个子像素Pix划分成两个部分并将2D图像数据以2D模式写入每一个划分后的像素PIX，可以防止2D图像的亮度降低。此外，其通过拓宽3D模式中的垂直视角可以提高2D和3D图像的可见度。因此，其与现有的立体图像显示器相比可以实现更优秀的显示质量。
栅极驱动电路包括电平移位器和移位寄存器。移位寄存器可通过板内选通(GIP) 工艺直接形成在显示面板的基板上。电平移位器被开发出来专门用于2D模式。然而，当2D 和3D模式中的栅极驱动电路的输出彼此不同时，不可能只利用现有的专门用于2D模式的电平移位器来运行栅极驱动电路。发明内容
本发明的多个实施方式提供一种立体图像显示器，其包括能够实现2D图像和3D 图像并利用电平移位器以2D和3D模式驱动栅极驱动电路的有源黑条。
根据一方面，本发明提供一种立体图像显示器，包括显示面板，所述显示面板包括数据线、与所述数据线交叉的栅极线、响应于来自所述栅极线的栅极脉冲而导通的薄膜晶体管(TFT)、以及多个像素，所述多个像素的每一个包括多个子像素；数据驱动电路，所述数据驱动电路将数字视频数据转换成数据电压并向所述数据线提供所述数据电压；栅极驱动电路，所述栅极驱动电路被构造成向所述栅极线顺序地提供与所述数据电压同步的栅极脉冲；以及时序控制器，所述时序控制器被构造成从外部主机系统接收时序信号、2D图像数据和3D图像数据，向所述数据驱动电路提供所述数字视频数据，并控制所述数据驱动电路的运行时序和所述栅极驱动电路的运行时序。
每个子像素包括主像素部分，所述主像素部分被构造成在2D模式中响应于来自第η条栅极线的第η栅极脉冲而表现2D图像数据的灰度级，并且在3D模式中响应于第η 栅极脉冲而表现3D图像数据的灰度级，其中η为自然数；以及次像素部分，所述次像素部分被构造成在3D模式中响应于来自第(η+1)条栅极线的第(η+1)栅极脉冲而对预先充入的电压进行放电，并表现黑色灰度级。
所述栅极驱动电路响应于从所述时序控制器或主机系统接收的选择信号而在2D 模式中输出第η栅极脉冲，并且在3D模式中输出第η栅极脉冲和第(η+1)栅极脉冲。
所包括的附图用来提供对本发明的进一步理解并且被结合到本申请中且构成本申请的一部分。附图例示了本发明的实施方式并且与说明书一起来解释本发明的原理。在附图中
图1示出了眼镜型立体图像显示器；
图2示出了立体图像显示器，其中在图案化延迟器中形成黑条；
图3示出了实现有源黑矩阵的方法；
图4是示出了根据本发明示例性实施方式的立体图像显示器的显示面板、图案化延迟器和偏振眼镜的分解立体图5是示出了图4所示的显示面板的驱动电路的框图6是示出了图4所示的显示面板的一些像素的等效电路图7示出了 3D模式中的第一和第二分隔单元的运行；
图8示出了 2D模式中的第一和第二分隔单元的运行；
图9是示出了图4所示的电平移位器的电路图10是示出了图9所示的第一逻辑电路单元的电路图11是示出了图9所示的第二逻辑电路单元的电路图12是示出了图4所示的移位寄存器的级(stage)的电路图13是波形图，其示出了输入到图12所示的移位寄存器的级的时钟的输出波形、 Q节点电压、QB节点电压以及栅极脉冲；
图14是示出了根据本发明示例性实施方式的立体图像显示器中的2D模式驱动信号的时序图15是示出了根据本发明示例性实施方式的立体图像显示器中的3D模式驱动信号的时序图；以及
图16是示出了在根据本发明示例性实施方式的立体图像显示器中将栅极脉冲提供到所有栅极线之后产生的复位脉冲的时序图。
具体实施方式
以下将参照附图更充分地描述本发明，附图中示出了本发明的示例性实施方式。 然而，本发明可以采用许多不同的形式实现，而不应当被解释为限于这里所阐述的实施方式。整个说明书中用相似的附图标记指代相同的元件或部分。在下面的描述中，如果判定对与本发明相关的已知功能或配置的详细描述会使本发明的主题不清楚，那么将省略该详细描述。
图4和5示出了根据本发明示例性实施方式的立体图像显示器。
如图4和图5所示，根据本发明示例性实施方式的立体图像显示器包括显示面板 100，图案化延迟器30，偏振眼镜40，显示面板驱动电路，等等。
显示面板100以2D模式显示2D图像数据并以3D模式显示3D图像数据。显示面板100可以以诸如液晶显示器(LCD)，场致发射显示器(FED)，等离子体显示面板(PDP)，包括无机电致发光元件和有机发光二极管(OLED)元件的电致发光装置(EL)，以及电泳显示器(EPD)等的平板显示元件来实现。在自发射显示元件中可以省略偏振膜和背光单元。下文中，利用液晶显示器的显示面板作为例子来描述显示面板100。也可使用其它类型的显示面板。
显示面板100包括薄膜晶体管(TFT)阵列基板，滤色器阵列基板，以及这两个基板之间的液晶层。显示面板100包括基于数据线与栅极线的交叉结构以矩阵形式布置的像素。图6中所示的包括有源黑条的像素阵列形成在显示面板100上。显示面板100的TFT 阵列基板包括数据线，与数据线交叉的栅极线，分别形成在数据线与栅极线交叉处的多个 TFT，液晶单元的像素电极，连接到像素电极的存储电容器Cvst，等等。像素的液晶由连接到TFT的像素电极与公共电极之间的电场驱动。显示面板100的滤色器阵列基板包括黑矩阵，滤色器，公共电极，等等。偏振膜16a和16b分别附接到TFT阵列基板和滤色器阵列基板。用于设置液晶的预倾斜角的取向层分别形成在TFT阵列基板和滤色器阵列基板上。
根据本发明实施方式的立体图像显示器可以以诸如扭曲向列(TN)模式和垂直对准(VA)模式的垂直电场驱动方式或者以诸如面内切换(IPS)模式和边缘场切换(FFS)模式的水平电场驱动模式来实现。根据本发明实施方式的立体图像显示器可以以包括背光型液晶显示器，透反射型液晶显示器和反射型液晶显示器的任何类型的液晶显示器来实现。 背光单元在背光型液晶显示器和透反射型液晶显示器中是必须的。背光单元可以以直下型背光单元或边缘型背光单元实现。
图案化延迟器30附接到显示面板100的上偏振膜16a并设置为与显示面板100 的屏幕相对。图案化延迟器30包括第一延迟器和第二延迟器。图案化延迟器30的第一延迟器设置为与显示面板100的其上显示左眼图像的像素相对，将来自于这些像素的光转换成第一偏振光(例如，圆偏振或线性偏振光)，并使该第一偏振光通过。图案化延迟器30的第二延迟器设置为与显示面板100的其上显示右眼图像的像素相对，将来自于这些像素的光转换成第二偏振光(例如，圆偏振或线性偏振光)，并使该第二偏振光通过。第一偏振光的光轴和第二偏振光的光轴可彼此垂直。分隔的黑条不必形成在图案化延迟器30上。这是因为显示面板100的每个像素都被空间上分成两部分并且这两部分中的一部分用作有源黑条。
偏振眼镜40的左眼滤波器具有与图案化延迟器30的第一延迟器相同的光吸收轴，并且偏振眼镜40的右眼滤波器具有与图案化延迟器30的第二延迟器相同的光吸收轴。 例如，左圆偏振滤波器可被选择作为偏振眼镜40的左眼滤波器，并且右圆偏振滤波器可被选择作为偏振眼镜40的右眼滤波器。因此，用户使用偏振眼镜40来观看3D图像，并且不用佩戴偏振眼镜40来观看2D图像。
显示面板驱动电路包括数据驱动电路，栅极驱动电路，时序控制器110，主机系统 200，模块电源电路150，等等。
数据驱动电路包括多个源极驱动器集成电路(IC) 140。源极驱动器IC 140在时序控制器110的控制下锁存从时序控制器110接收的数字视频数据。源极驱动器IC 140将锁存的数字视频数据转换成正、负模拟伽马参考电压GMAl-GMAn并产生正、负数据电压。然后源极驱动器IC 140提供正、负数据电压到显示面板100的数据线。源极驱动器IC 140 可以通过玻上芯片(COG)工艺或带式自动接合(TAB)工艺连接到显示面板100的数据线。
栅极驱动电路包括电平移位器120和多个移位寄存器130并在时序控制器110的控制下顺序地施加栅极脉冲到显示面板100的栅极线。
电平移位器120将从时序控制器110接收的栅极移位时钟GCLK划分成多个N相位时钟并输出所述N相位时钟，其中N是等于或大于2的正整数。下文中，作为例子，将电平移位器120输出的时钟作为6相位时钟，但是并不限于此。
电平移位器120将从时序控制器110接收的栅极起始脉冲GST，栅极移位时钟GLCK，以及η个时钟的晶体管-晶体管逻辑(TTL)逻辑电平电压进行电平移位 (left-shift)，将其移位到栅极高电压VGH和栅极低电压VGL。栅极高电压VGH和栅极低电压VGL被设置为移位寄存器130的操作电压和显示面板100的像素阵列的TFT的操作电压。
电平移位器120对栅极起始脉冲GST的电压进行电平移位并输出第一起始脉冲 VSTl。电平移位器120响应于从主机系统200或时序控制器110接收的选择信号SEL选择性地输出第二起始脉冲VST2。选择信号SEL在2D模式中在第一逻辑电平(例如，低逻辑电平)处产生，并且在3D模式中在第二逻辑电平(例如，高逻辑电平)处产生。电平移位器 120在产生具有第一逻辑电平的选择信号SEL的2D模式中产生第一起始脉冲VSTl。在产生具有第二逻辑电平的选择信号SEL的3D模式中，电平移位器120输出第一起始脉冲VST1， 并且在预定时间过去之后输出第二起始脉冲VST2。
电平移位器120在每个时钟CLK1-CLK6的下降沿减小栅极高电压VGH以便减小液晶单元的电压Δνρ。电平移位器120响应于从时序控制器110接收的偶数/奇数时钟Ε/0 来输出偶数栅极高电压VGHE和奇数栅极高电压VGH0，其中偶数栅极高电压VGHE和奇数栅极高电压VGHO的电压电平彼此相反。
电平移位器120响应于栅极起始脉冲GST和栅极移位时钟GLCK产生复位脉冲 RST0复位脉冲RST是用于同时放电在移位寄存器130的所有级(stage)处的Q节点的控制信号。
在2D模式中，电平移位器120输出第一起始脉冲VSTl，时钟CLK1-CLK6，偶数栅极高电压VGHE，奇数栅极高电压VGH0，以及复位脉冲RST。在3D模式中，电平移位器120输出第一起始脉冲VST1，第二起始脉冲VST2，时钟CLK1-CLK6，偶数栅极高电压VGHE，奇数栅极高电压VGH0，以及复位脉冲RST。根据从时序控制器110或主机系统200接收的选择信号 SEL的逻辑电平，确定电平移位器120是否输出第二起始脉冲VST2。
每个移位寄存器130包括多个级，它们是彼此级联的。移位寄存器130通过板内选通(GIP)工艺与像素阵列一起直接形成在显示面板100的TFT阵列基板上。移位寄存器 130顺序地施加栅极脉冲到栅极线。如图5所示，移位寄存器130可以设置在像素阵列的两侧之外或一侧之外。当移位寄存器130被分离地设置在像素阵列的两侧之外时，移位寄存器130从一个电平移位器120同时接收信号VST1，VST2，CLK1-CLK6，VGHE和VGHO并进行操作。
在2D模式中，移位寄存器130响应于时钟CLK1-CLK6顺序地移位从电平移位器 120接收的第一起始脉冲VST1，并施加移位后的第一起始脉冲VSTl到第η条栅极线。在3D 模式中，移位寄存器130根据时钟CLK1-CLK6的时序来移位从电平移位器120接收的第一起始脉冲VSTl并施加栅极脉冲到第η条栅极线。此外，在3D模式中，移位寄存器130根据时钟CLK1-CLK6的时序来移位从电平移位器120接收的第二起始脉冲VST2并施加栅极脉冲到第(η+1)条栅极线。
时序控制器110重新排列从主机系统200接收的数字视频数据并提供重新排列后的数字视频数据到源极驱动器IC 140。时序控制器110从主机系统200接收诸如垂直同步信号Vsync，水平同步信号Hsync，数据使能信号DE和点时钟CLK的时序信号。时序控制器 110基于时序信号产生用于控制电平移位器120的运行时序的栅极时序控制信号和用于控制源极驱动器IC 140的运行时序的源极时序控制信号。时序控制器110响应于从主机系统200接收的2D或3D模式信号而在2D模式中控制电平移位器120或在3D模式中控制电平移位器120。
栅极时序控制信号包括栅极起始脉冲GST，调制时序移位时钟MCLK，栅极移位时钟GLCK，偶数/奇数时钟E/0，选择信号SEL，等等。选择信号SEL可从时序控制器110或主机系统200产生。栅极起始脉冲GST由电平移位器120进行电平移位并被转换成第一和第二起始脉冲VSTl和VST2。此外，栅极起始脉冲GST被输入到移位寄存器130的第一级并控制第一栅极脉冲的输出时序。调制时序移位时钟MCLK控制从电平移位器120输出的时钟 CLK1-CLK6的栅极高电压调制时序。电平移位器120对栅极移位时钟GLCK进行划分并电平移位。此外，栅极移位时钟GLCK被转换成时钟CLK1-CLK6并被输入到移位寄存器130的多个级，从而控制第一和第二起始脉冲VSTl和VST2的移位时序。偶数/奇数时钟E/0控制偶数栅极高电压VGHE和奇数栅极高电压VGHO的电压电平反转时序。选择信号SEL控制电平移位器120是否输出第二起始脉冲VST2。
源极时序控制信号包括源极起始脉冲SSP，源极采样时钟SSC，极性控制信号P0L， 源极输出使能信号S0E，等等。源极起始脉冲SSP控制源极驱动器IC 140的数据采样起始时机。源极采样时钟SSC控制源极驱动器IC 140的数据采样时序。极性控制信号POL控制从数据驱动电路输出的数据电压的极性。源极输出使能信号SOE控制数据驱动电路的输出时序。如果基于迷你低压差分信号(LVDQ接口标准传送待输入到数据驱动电路的数字视频数据，则可以省略源极起始脉冲SSP和源极采样时钟SSC。
主机系统200包括诸如缩放器的图形处理电路和电源电路。图形处理电路依照显示面板100的分辨率来内插从广播接收电路或外部视频源接收的RGB视频数据的分辨率， 并对RGB视频数据执行信号内插处理。电源电路产生待提供到模块电源电路150的输入电源Vin。主机系统200通过诸如LVDS接口和最小化传输差分信令(TMDQ接口之类的接口提供2D图像数据或3D图像数据到时序控制器110，并且提供时序信号Vsync，Hsync，DE和 CLK到时序控制器110。主机系统200可以提供用于指示2D模式和3D模式的模式信号到时序控制器110。此外，主机系统200可以与传送到时序控制器110的3D图像信号同步地传送选择信号SEL到电平移位器120。
模块电源电路150利用DC-DC转换器、调节器等接收输入电源Vin，并将输入电源Vin转换成用于驱动显示面板驱动电路的逻辑电源电压Vcc，以及显示面板100的驱动电压 VGH, VGL, Vcom和GMAl_GMAn。逻辑电源电压Vcc大约为3. 3V并被输入作为显示面板驱动电路的电源。
产生的栅极高电压VGH等于或大于大约15V，而产生的栅极低电压VGL等于或小于-5V。产生的栅极高电压VGH可为大约观乂。如图12所示，栅极低电压VGL可包括输入到移位寄存器130的级的第一和第二栅极低电压VGLl和VGL2。第二栅极低电压VGL2可设置为低于第一栅极低电压VGLl。可根据其上施加了移位寄存器130的级内部的第一 QB节点的电压作为栅极电压的TFT的DC栅极偏置应力和其上施加了第二 QB节点的电压作为栅极电压的TFT的DC栅极偏置应力之差，来确定第一和第二栅极低电压VGLl和VGL2以及确定第一栅极低电压VGLl与第二栅极低电压VGL2之差。
公共电压Vcom大约为7V-9V并被提供到显示面板100的公共电极，如图6和图10 所示。如图6和图10中所示，公共电压Vcom可包括提供到同时属于主像素部分PIXA和次像素部分PIXB的第一公共电极4的第一公共电压Vcoml和提供到次像素部分PIXB的第二公共电极6的第二公共电压Vcom2。可根据用于补偿主像素部分PIXA的液晶单元Clcll的 AVp电压与次像素部分PIXB的液晶单元Clcl2的AVp电压之差的电压来确定第一和第二公共电压Vcoml和Vcom2之差。例如，在图6所示的像素结构中，次像素部分PIXB的TFT寄生电容大于主像素部分PIXA的TFT寄生电容。因此，次像素部分PIXB的AVp电压ΔνΡ2 可大于主像素部分PIXA的八Vp电压AVpl。第二公共电压Vcom2可设置成大于第一公共电压Vcoml大约1V-2V，以便补偿主像素部分PIXA的八Vp电压AVpl和次像素部分PIXB 的AVp电压ΔνΡ2之差。
电压划分电路划分正/负伽马参考电压GMAl-GMAn并将它们输入源极驱动器IC 140。正/负伽马参考电压GMAl-GMAn包括大于公共电压Vcom的正伽马参考电压和小于公共电压Vcom的负伽马参考电压。
图6是示出了图4所示的显示面板100的一些像素的等效电路图。
如图6所示，显示面板100的像素阵列包括形成在数据线Dm，Dm+1与栅极线&1， &1+1的交叉处的多个像素。每个像素包括红色子像素，绿色子像素和蓝色子像素。每个子像素被划分成主像素部分PIXA和次像素部分PIXB。
主像素部分PIXA包括第一TFT T11，连接到第一TFT Tll的第一液晶单元Clc 11， 存储电容器(未示出)，等等。第一液晶单元Clc 11包括其上提供有数据电压的像素电极 2和其上提供有第一公共电压Vcoml的第一公共电极4。
如图7所示，在3D模式中，主像素部分PIXA被充电到3D图像的左眼图像或右眼图像的数据电压，从而显示3D图像数据。如图8所示，在2D模式中，主像素部分PIXA被充电到2D图像的数据电压，从而显示2D图像数据。第一 TFT Tll响应于来自第η条栅极线的栅极脉冲而导通。因此，第一 TFT Tll响应于来自第η条栅极线的栅极脉冲而向第一液晶单元Clc 11的像素电极2提供来自数据线Dm的数据电压VDATA。第一 TFT Tll的栅极连接到第η条栅极线&1，第一 TFT Tll的漏极连接到数据线Dm，并且第一 TFT Tll的源极连接到第一液晶单元Clc 11的像素电极2。
次像素部分PIXB包括第二 TFT T12，第三TFT T13，连接到第三TFT T13的第二液晶单元Clc 12，存储电容器(未示出)，等等。如图7所示，在3D模式中，次像素部分PIXB表现黑色灰度级，因为像素电极2的电压被放电到第二公共电压Vcom2。如图8所示，在2D 模式中，次像素部分PIXB被充电到2D图像的数据电压，从而显示2D图像数据。
第二TFT T12响应于来自第η条栅极线的栅极脉冲而导通。因此，第二TFT Τ12 响应于来自第η条栅极线的栅极脉冲而向第二液晶单元Clc 12的像素电极2提供来自数据线Dm的数据电压VDATA。第二 TFT Τ12的栅极连接到第η条栅极线&1，第二 TFT Τ12 的漏极连接到数据线Dm，并且第二 TFT T12的源极连接到第三TFT T13的漏极。
在3D模式中，第三TFT T13响应于来自第(n+1)条栅极线&1+1的栅极脉冲而导通。因此，第三TFT T13响应于来自第(n+1)条栅极线&ι+1的栅极脉冲允许电流流过第二液晶单元Clc 12的像素电极2与其上提供有第二公共电压Vcom2的第二公共电极6之间， 从而在它们之间产生电流通路。结果，第二液晶单元Clc 12的电压被放电到第二公共电压 Vcom20
在3D模式中，第二液晶单元Clc 12的像素电极2的电压与第一公共电极4的电压基本上等电位。因此，第二液晶单元Clc 12以正常的黑模式被驱动，并且第二液晶单元Clc 12表现黑色灰度级。第三TFT T13的栅极连接到第(n+1)条栅极线&ι+1，第三TFT T13的漏极连接到第二 TFT T12的源极，并且第三TFT T13的源极连接到第二公共电极6。
在图6中，附图标记“91”表示移位寄存器130的第η级，其输出栅极脉冲到第η 条栅极线&1，并且附图标记“92”表示移位寄存器130的第(n+1)级，其输出栅极脉冲到 (n+1)条栅极线&1+1。在2D和3D模式中，移位寄存器130的第η级91响应于第一起始脉冲VSTl和第η时钟CLKn而提供栅极脉冲到第η条栅极线&1。作为从第(η_4)级输入的起始脉冲的进位信号可被输入第η级91的起始信号输入端子。在2D模式中，第二起始脉冲VST2并不输入到第(n+1)级92，并且来自第(n_4)级的进位信号并不输入到第(n+1) 级92。因此，第(n+1)级92在2D模式中并不输出栅极脉冲。另一方面，在3D模式中，第 (n+1)级92响应于第二起始脉冲VST2和第(n+1)时钟CLKn+Ι而提供栅极脉冲到第(n+1) 条栅极线&1+1。作为从第(n-3)级输入的起始脉冲的进位信号可被输入第(n+1)级92的起始信号输入端子。
图9是详细示出电平移位器120的电路图。
如图9所示，电平移位器120包括第一逻辑电路单元301，第二逻辑电路单元302， 第三逻辑电路单元304，等等。
第一逻辑电路单元301接收栅极起始脉冲GST，调制时序移位时钟MCLK，栅极移位时钟GLCK，选择信号SEL，栅极高电压VGH，和栅极低电压VGL。因此，在2D模式中，第一逻辑电路单元301输出第一起始脉冲VSTl和复位脉冲RST，第一起始脉冲VSTl和复位脉冲RST 均在栅极高电压VGH和栅极低电压VGL之间摆动。此外，在3D模式中，第一逻辑电路单元 301输出第一起始脉冲VSTl，第二起始脉冲VST2和复位脉冲RST，并且第一起始脉冲VSTl， 第二起始脉冲VST2和复位脉冲RST均在栅极高电压VGH和栅极低电压VGL之间摆动。第一逻辑电路单元301输出的信号VST1，VST2和RST通过第一缓存阵列303被提供到移位寄存器130。
第二逻辑电路单元302接收调制时序移位时钟MCLK，栅极移位时钟GLCK，栅极高电压VGH和栅极低电压VGL。因此，在2D和3D模式中，第二逻辑电路单元302输出时钟 CLK1-CLK6，时钟CLK1-CLK6的每一个都在栅极高电压VGH和栅极低电压VGL之间摆动，并且在时钟CLK1-CLK6的每一个的下降沿都减小栅极高电压VGH。从第二逻辑电路单元302 输出的时钟CLK1-CLK6通过第二缓存阵列305被提供到移位寄存器130。
第三逻辑电路单元304接收偶数/奇数时钟E/0并输出切换控制信号，该切换控制信号用于反转在栅极高电压VGH和栅极低电压VGL之间的偶数栅极高电压VGHE和奇数栅极高电压VGH0。第三缓存阵列305接收栅极高电压VGH，栅极低电压VGL以及由第三逻辑电路单元304输出的开关控制信号，并输出偶数栅极高电压VGHE和奇数栅极高电压VGH0， 其中偶数栅极高电压VGHE和奇数栅极高电压VGHO均在栅极高电压VGH和栅极低电压VGL 之间摆动。当栅极高电压VGH的偶数栅极高电压VGHE被提供到移位寄存器130时，将栅极低电压VGL的奇数栅极高电压VGHO被提供到移位寄存器130。此外，当栅极低电压VGL的偶数栅极高电压VGHE被提供到移位寄存器130时，将栅极高电压VGH的奇数栅极高电压 VGHO被提供到移位寄存器130。第三缓存阵列305响应于从第三逻辑电路单元304接收的切换控制信号来反转偶数栅极高电压电平VGHE和奇数栅极高电压电平VGH0。
偶数栅极高电压VGHE和奇数栅极高电压VGHO周期性地反转施加到移位寄存器 130的每一级的第一 QB节点QBl和第二 QB节点QB2的电压，从而利用第一 QB节点QBl和第二 QB节点QB2的电压来减轻接收栅极电压的TFT的DC栅极偏置应力。
图10是详细示出了电平移位器120的第一逻辑电路单元301的电路图。
如图10所示，第一逻辑电路单元301包括第一与(AND)门401，第二与门402，多个D触发器404，第三与门405，等等。
第一与门401对栅极起始脉冲GST和栅极移位时钟GLCK执行与运算，并输出上述与运算的结果作为复位脉冲RST。如图12所示，复位脉冲RST同时输入到移位寄存器130 的所有级并同时放电每一级的Q节点。图16示出了由栅极起始脉冲GST和栅极位移时钟 GLCK之间的与运算结果产生的复位脉冲RST。
第二与门402对栅极起始脉冲GST和由逆变器403反转的栅极移位时钟GLCK执行与运算，并输出上述与运算的结果作为第一起始脉冲VSTl。第一起始脉冲VSTl输入到移位寄存器130的第一级并控制第一栅极脉冲的输出时序。图14示出了在2D模式中产生的第一起始脉冲VST1，而图15示出了在3D模式中产生的第二起始脉冲VST2。
多个D触发器404是级联的并且构成用于将第二与门402的输出延迟预定时间的延迟器电路。在图10中，级联的D触发器404响应于三个连续的输出栅极移位时钟GSC在大约三个水平周期期间延迟由第二与门402输出的第一起始脉冲VST1。
第三与门405对由包括多个D触发器404的延迟器电路延迟的第一起始脉冲VSTl 和选择信号SEL执行与运算，并输出上述与运算的结果作为3D模式中的第二起始脉冲 VST2。如图15所示，当在3D模式中产生高逻辑电平的选择信号SEL时，第三与门405产生从第一起始脉冲VSTl开始延迟了预定时间的第二起始脉冲VST2。另一方面，如图14所示， 第三与门405保持2D模式中的低逻辑电平输出，其中选择信号SEL的输出被保持在低逻辑电平。
图11是详细示出了电平移位器120的第二逻辑电路单元302的电路图。
如图11所示，第二逻辑电路单元302包括用于调制时钟CLK-CLK6的每一个的电压的多个调制电路。多个调制电路的每一个包括控制逻辑单元501，第一到第三晶体管Q1-Q3，等等。第一和第三晶体管Ql和Q3可由η型金属氧化物半导体场效应晶体管(MOSFET)实现，而第二晶体管Q2可由ρ型MOSFET实现。
控制逻辑电路501接收栅极移位时钟GLCK和调制时序移位时钟MCLK，并且与栅极移位时钟GLCK的上升沿同步地导通第一晶体管Q1，从而升高(rise)输入到移位寄存器 130中的时钟CLKn的电压电平。如图14和图15所示，在控制逻辑电路单元501的控制下， 时钟CLKn在大约三个水平周期期间保持在栅极高电压。随后，控制逻辑电路单元501与栅极移位时钟GLCK的下降沿同步地导通第三晶体管Q3，并将时钟CLKn的电压调整为小于栅极高电压VGH并大于栅极低电压VGL的电压。随后，控制逻辑单元501与调制时序移位时钟MCLK的下降沿同步地导通第二晶体管Q2并将时钟CLKn的电压电平降低(fall)到栅极低电压VGL。
在控制逻辑单元501的控制下，第一晶体管Ql在栅极移位时钟GLCK的上升沿被导通，并且在大约三个水平周期期间保持导通状态，从而输出时钟CLKn的电压作为栅极高电压VGH。第一晶体管Ql的栅极连接到控制逻辑单元501的第一输出端子，栅极高电压VGH 被提供到第一晶体管Ql的源极，并且第一晶体管Ql的漏极连接到第二逻辑电路单元302 的输出端子。
在控制逻辑单元501的控制下，第二晶体管Q2在调制时序移位时钟MCLK的下降沿被导通，并降低时钟CLKn的电压电平到栅极低电压VGL。第二晶体管Q2的栅极连接到控制逻辑单元501的第二输出端子，栅极低电压VGL被提供到第二晶体管Q2的源极，并且第二晶体管Q2的漏极连接到第二逻辑电路单元302的输出端子。
在控制逻辑单元501的控制下，第三晶体管Q3在栅极移位时钟GLCK的下降沿被导通，并减小(reduce)时钟CLKn的栅极高电压VGH。第三晶体管Q3的栅极连接到控制逻辑单元501的第三输出端子，栅极低电压VGL通过电阻R被提供到第三晶体管Q3的源极， 并且第三晶体管Q3的漏极连接到第二逻辑电路单元302的输出端子。电阻R在第三晶体管Q3导通时降低栅极高电压VGH的电平，并且减小从第二逻辑电路单元302输出的栅极高电压VGH。
根据本发明实施方式的移位寄存器130可以被不同地实现。
图12是详细示出了移位寄存器130的一个示例级的电路图。图13是波形图，其示出了输入到图12所示的级的时钟的输出波形，Q节点电压，QB节点电压，以及栅极脉冲。 根据本发明实施方式的移位寄存器130可以具有不同于图12所示电路构造的各种电路构造。
移位寄存器130包括多个级联的级。
CLK1-CLK6中的一个或两个(其中每个时钟都被移位了预定相位差并且在栅极高电压VGH和栅极低电压VGL之间摆动)被输入到移位寄存器130的多个级。图12示出了级被配置为响应于第η时钟CLKn而输出提供到第η条栅极线&ι的栅极脉冲。
如图12和图13所示，第一和第二起始脉冲VSTl和VST2或者从第(n_l)级输出的第(n-1)进位信号被输入到第η级的起始端子。复位脉冲RST和第(η+;3)进位信号CAR(n+3) 被输入到第η级的复位端子。诸如栅极高电压VGH，偶数栅极高电压VGHE，奇数栅极高电压 VGH0,以及第一和第二栅极低电压VGLl和VGL2之类的驱动电压被提供到第η级。
第η级连接到显示面板100的第η条栅极线&1。第η级包括用于输出提供到第η 条栅极线的栅极脉冲的第一输出端子和用于输出第η进位信号CAfoi的第二输出端子。第n级还包括用于控制连接到第一输出端子的上拉晶体管Τ6Β和连接到第二输出端子的上拉晶体管Τ6Α的Q节点Q ；用于控制连接到第一输出端子的下拉晶体管T7C和T7D的第一 QB节点QBl ；用于控制连接到第二输出端子的下拉晶体管Τ7Α和Τ7Β的第二 QB节点QB2 ； 以及开关电路 Tl, Τ2, T3A-T3F, T4A-T4C 和 T5A-T5D。
第一 TFT Tl响应于从第(η-3)级输出的第(η_3)进位信号CAR(n_3)而提供栅极高电压VGH到Q节点Q。第(η-3)进位信号CAR(n_3)被提供到第一 TFT Tl的栅极，栅极高电压VGH被提供到第一 TFT Tl的漏极，并且第一 TFT Tl的源极连接到Q节点Q。
第二 TFT T2响应于第一和第二起始脉冲VSTl和VST2对Q节点Q的电压进行放电。第一和第二起始脉冲VSTl和VST2被提供到第二 TFT T2的栅极，第二 TFT T2的漏极连接到Q节点Q，并且栅极低电压VGL被提供到第二 TFT T2的源极。
3A，3B和3C TFT T3A，T3B, T3C在Q节点Q的电压被放电到小于栅极高电压VGH 的电压期间提供偶数栅极高电压VGHE到第二 QB节点QB2。3A TFT T3A的栅极连接到在 TFT BB的源极与3C TFT T3C的漏极之间的节点。偶数栅极高电压VGHE被提供到3A TFT T3A的漏极，并且3A TFT T3A的源极连接到第二 QB节点QB2。偶数栅极高电压VGHE被提供到;3B TFT T3B的栅极和漏极。3B TFT T3B的源极连接到3A TFT T3A的栅极和3C TFT T3C的漏极。3C TFT T3C的栅极连接到Q节点Q，并且第一栅极低电压VGLl被提供到3C TFT T3C的源极。
3D，3E和3F TFT T3D，T3E，T3F在Q节点Q的电压被放电到小于栅极高电压VGH 的电压期间提供奇数栅极高电压VGHO到第一 QB节点QB1。3DTFT T3D的栅极连接到在3E TFT T3E的源极与3F TFT T3F的漏极之间的节点。奇数栅极高电压VGHO被提供到3D TFT T3D的漏极，并且3D TFT T3D的源极连接到第一 QB节点QBl。奇数栅极高电压VGHO被提供到3E TFT T3E的栅极和漏极。3E TFT T3E的源极连接到3D TFT T3D的栅极和3F TFT T3F的漏极。3F TFT T3F的栅极连接到Q节点Q，并且第一栅极低电压VGLl被提供到3F TFT T3F的源极。
4A TFT T4A响应于从第(n+3)级输出的复位脉冲RST和第(n+3)进位信号 CAR(n+3)而对Q节点Q的电压进行放电。复位脉冲RST和第(n+3)进位信号CAR (n+3)被提供到4A TFT T4A的栅极，4A TFT T4A的漏极连接到Q节点Q，并且第一栅极低电压VGLl 被提供到4A TFT T4A的源极。4B TFT T4B响应于第二 QB节点QB2的电压而对Q节点Q的电压进行放电。4B TFT T4B的栅极连接到第二 QB节点QB2，4B TFT 4B的漏极连接到Q节点Q，并且第一栅极低电压VGLl被提供到4B TFT T4B的源极。4C TFTT4C响应于第一 QB节点QBl的电压而对Q节点Q的电压进行放电。4C TFTT4C的栅极连接到第一 QB节点QBl， 4C TFT T4C的漏极连接到Q节点Q，并且第一栅极低电压VGLl被提供到4C TFT T4C的源极。
5A TFT T5A响应于Q节点Q的电压而对第二 QB节点QB2的电压进行放电。5A TFT T5A的栅极连接到Q节点Q，5A TFT T5A的漏极连接到第二 QB节点QB2，并且第一栅极低电压VGLl被提供到5A TFT T5A的源极。5BTFT T5B响应于从第(n_3)级输出的第(n_3)进位信号CAR (η-3)而对第二 QB节点QB2的电压进行放电。第(η_3)进位信号CAR(n_3)被提供到5B TFT T5B的栅极，5B TFT T5B的漏极连接到第二 QB节点QB2，并且第一栅极低电压VGLl被提供到5B TFT T5B的源极。
5C TFT T5C响应于Q节点Q的电压而对第一 QB节点QBl的电压进行放电。5C TFT T5C的栅极连接到Q节点Q，5C TFT T5C的漏极连接到第一 QB节点QBl，并且第一栅极低电压VGLl被提供到5C TFT T5C的源极。5DTFT T5D响应于从第(n_3)级输出的第(n_3)进位信号CAR(n-3)的电压而对第一 QB节点QBl的电压进行放电。第(n_3)进位信号CAR(n_3) 被提供到5D TFT T5D的栅极，5D TFT T5D的漏极连接到第一 QB节点QBl，并且第一栅极低电压VGLl被提供到5D TFT T5D的源极。
6A TFT T6A是用于在Q节点Q被充电且第η时钟CLKn被输入时输出第η进位信号CAfoi的上拉晶体管。6Α TFT Τ6Α的栅极连接到Q节点Q，第η时钟CLKn被提供到6Α TFT Τ6Α的漏极，并且6Α TFT Τ6Α的源极连接到第η级的第二输出端子。
6Β TFT Τ6Β是用于在Q节点Q被充电且第η时钟CLKn被输入时输出提供到第η 条栅极线&ι的栅极脉冲的上拉晶体管。6Β TFT Τ6Β的栅极连接到Q节点Q，第η时钟CLKn 被提供到6Β TFT Τ6Β的漏极，并且6Β TFT Τ6Β的源极连接到第η级的第一输出端子。
7Α TFT Τ7Α在第二 QB节点QB2被充电时导通，并且对第η级的第二输出端子的电压进行放电，从而降低第η进位信号CAfoi的电压电平。7Α TFTT7A的栅极连接到第二 QB 节点QB2，7A TFT T7A的漏极连接到第η级的第二输出端子，并且第一栅极低电压VGLl被提供到7Α TFT Τ7Α的源极。7Β TFTT7B在第一 QB节点QBl被充电时导通，并且对第η级的第二输出端子的电压进行放电，从而降低第η进位信号CAfoi的电压电平。7Β TFT Τ7Β的栅极连接到第一 QB节点QBl，7B TFT Τ7Β的漏极连接到第η级的第二输出端子，并且第一栅极低电压VGLl被提供到7Β TFT Τ7Β的源极。
7C TFT T7C在第二 QB节点QB2被充电时导通，并且对第η级的第一输出端子的电压进行放电，从而降低提供到第η条栅极线的栅极脉冲的电压电平。7C TFT T7C的栅极连接到第二 QB节点QB2，7C TFT T7C的漏极连接到第η级的第一输出端子，并且第二栅极低电压VGL2被提供到7C TFT T7C的源极。7D TFT T7D在第一 QB节点QBl被充电时导通， 并且对第η级的第一输出端子的电压进行放电，从而降低提供到第η条栅极线的栅极脉冲的电压电平。7D TFT T7D的栅极连接到第一 QB节点QB1，7D TFT T7D的漏极连接到第η 级的第一输出端子，并且第二栅极低电压VGL2被提供到7D TFTT7D的源极。
图14是示出了在根据本发明示例性实施方式的立体图像显示器中的2D模式驱动信号的时序图。图15是示出了在根据本发明示例性实施方式的立体图像显示器中的3D模式驱动信号的时序图。图16是示出了在根据本发明示例性实施方式的立体图像显示器中， 在提供栅极脉冲到所有栅极线之后产生的复位脉冲的时序图。在图14到16中，“TC0N”表示时序控制器110，而“LS”表示电平移位器120。
如上所述，根据本发明实施方式的包括有源黑条的立体图像显示器利用响应于从时序控制器或主机系统接收的选择信号选择性地输出第二起始脉冲的电平移位器，可减少实现2D或3D图像所需要的电平移位运算的次数。
尽管已经参考本发明的多个示例性实施方式描述了实施方式，但是应当理解所属领域的技术人员能够设计出落入本申请说明书原理范围之内的多种其它修改和实施方式。 更具体地，在本申请说明书、附图和权利要求书的范围之内，对于组成部件和/或主题组合布置的布置方式可以进行各种变型和修改。除了组成部件和/或布置方式的变型和修改之外，替代使用对于所属领域的技术人员来说也将是显而易见的。
权利要求
1.一种立体图像显示器，包括显示面板，所述显示面板包括数据线、与所述数据线交叉的栅极线、响应于来自所述栅极线的栅极脉冲而导通的薄膜晶体管、以及多个像素，所述多个像素的每一个包括多个子像素；数据驱动电路，所述数据驱动电路被构造成将数字视频数据转换成数据电压并向所述数据线提供所述数据电压；栅极驱动电路，所述栅极驱动电路被构造成向所述栅极线顺序地提供与所述数据电压同步的栅极脉冲；以及时序控制器，所述时序控制器被构造成从外部主机系统接收时序信号、2D图像数据和 3D图像数据，向所述数据驱动电路提供所述数字视频数据，并控制所述数据驱动电路的运行时序和所述栅极驱动电路的运行时序，其中每个子像素包括主像素部分，所述主像素部分被构造成在2D模式中响应于来自第η条栅极线的第η栅极脉冲而表现2D图像数据的灰度级，并且在3D模式中响应于第η栅极脉冲而表现3D图像数据的灰度级，其中η为自然数；以及次像素部分，所述次像素部分被构造成在3D模式中响应于来自第(η+1)条栅极线的第 (η+1)栅极脉冲而对预先充入的电压进行放电，并表现黑色灰度级，其中所述栅极驱动电路响应于从所述时序控制器或主机系统接收的选择信号而在2D 模式中输出第η栅极脉冲，并且在3D模式中输出第η栅极脉冲和第(η+1)栅极脉冲。
2.根据权利要求1所述的立体图像显示器，其中所述次像素部分在2D模式中响应于第 η栅极脉冲而表现2D图像数据的灰度级。
3.根据权利要求1所述的立体图像显示器，其中所述栅极驱动电路包括电平移位器，所述电平移位器被构造成从所述时序控制器接收栅极起始脉冲、栅极移位时钟、调制时序移位时钟以及偶数/奇数时钟，从所述时序控制器或主机系统接收所述选择信号，在2D和3D模式中响应于所述栅极起始脉冲而输出第一起始脉冲，在2D和3D模式中响应于所述栅极移位时钟而输出多个时钟，并且在3D模式中响应于所述选择信号而与所述第一起始脉冲和所述多个时钟一起输出第二起始脉冲，所述第二起始脉冲相比所述第一起始脉冲延迟了预定时间；以及移位寄存器，所述移位寄存器被构造成在2D模式中响应于从所述电平移位器接收的所述第一起始脉冲和所述多个时钟而输出第η栅极脉冲，在3D模式中响应于所述第一起始脉冲和所述多个时钟而输出第η栅极脉冲，并且在3D模式中响应于所述第二起始脉冲和所述多个时钟而输出第(η+1)栅极脉冲。
4.根据权利要求3所述的立体图像显示器，其中所述电平移位器响应于所述偶数/奇数时钟而反转偶数栅极高电压电平和奇数栅极高电压电平，所述偶数栅极高电压电平和奇数栅极高电压电平被输入到所述移位寄存器。
5.根据权利要求4所述的立体图像显示器，其中所述移位寄存器对第一QB节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述偶数栅极高电压电平，并且对第二 QB 节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述奇数栅极高电压电平，其中当所述偶数栅极高电压电平是栅极高电压时，所述奇数栅极高电压电平是低于栅极高电压的栅极低电压，其中当所述偶数栅极高电压电平是栅极低电压时，所述奇数栅极高电压电平是栅极高电压。
6.根据权利要求3所述的立体图像显示器，其中所述电平移位器在2D和3D模式中对所述栅极起始脉冲和所述栅极移位时钟执行与运算以输出复位脉冲。
7.根据权利要求6所述的立体图像显示器，其中所述移位寄存器响应于所述复位脉冲而对Q节点的电压进行放电以增大输出栅极脉冲的输出端子的电压。
8.根据权利要求3所述的立体图像显示器，其中所述电平移位器包括第一逻辑电路单元，所述第一逻辑电路单元被构造成接收所述栅极起始脉冲、所述栅极移位时钟、所述调制时序移位时钟、所述选择信号、栅极高电压以及低于所述栅极高电压的栅极低电压；在2D模式中输出所述第一起始脉冲和复位脉冲，其中所述第一起始脉冲和所述复位脉冲均在所述栅极高电压和所述栅极低电压之间摆动；并且在3D模式中输出所述第一起始脉冲、所述第二起始脉冲和所述复位脉冲，其中所述第一起始脉冲、所述第二起始脉冲和所述复位脉冲均在所述栅极高电压和所述栅极低电压之间摆动；第二逻辑电路单元，所述第二逻辑电路单元被构造成接收所述栅极移位时钟、所述调制时序移位时钟、所述栅极高电压和所述栅极低电压；在2D和3D模式中输出所述多个时钟，其中所述多个时钟的每一个都在所述栅极高电压和所述栅极低电压之间摆动；并且在所述多个时钟的每一个的下降沿减小所述栅极高电压；以及第三逻辑电路单元，所述第三逻辑电路单元被构造成接收所述偶数/奇数时钟并且反转偶数栅极高电压电平和奇数栅极高电压电平。
9.根据权利要求8所述的立体图像显示器，其中所述移位寄存器对第一QB节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述偶数栅极高电压电平，并且对第二 QB 节点进行充电以将输出栅极脉冲的输出端子的电压减小到所述奇数栅极高电压电平，其中当所述偶数栅极高电压电平是栅极高电压时，所述奇数栅极高电压电平是低于栅极高电压的栅极低电压，其中当所述偶数栅极高电压电平是栅极低电压时，所述奇数栅极高电压电平是栅极高电压。
10.根据权利要求1所述的立体图像显示器，还包括图案化延迟器，所述图案化延迟器包括第一延迟器和第二延迟器，所述第一延迟器和第二延迟器均附接到所述显示面板，其中所述第一延迟器将3D图像的左眼图像的光转换成第一偏振光并使所述第一偏振光通过，所述第二延迟器将3D图像的右眼图像的光转换成第二偏振光并使所述第二偏振光通过；以及偏振眼镜，所述偏振眼镜包括使所述第一偏振光通过的左眼滤波器和使所述第二偏振光通过的右眼滤波器。
全文摘要
公开一种立体图像显示器，包括显示面板，所述显示面板包括数据线、与所述数据线交叉的栅极线、响应于来自所述栅极线的栅极脉冲而导通的薄膜晶体管(TFT)、以及多个像素，所述多个像素的每一个包括多个子像素；数据驱动电路，所述数据驱动电路将数字视频数据转换成数据电压并向所述数据线提供所述数据电压；栅极驱动电路，所述栅极驱动电路被构造成向所述栅极线顺序地提供与所述数据电压同步的栅极脉冲；以及时序控制器，所述时序控制器被构造成从外部主机系统接收时序信号、2D图像数据和3D图像数据，向所述数据驱动电路提供所述数字视频数据，并控制所述数据驱动电路的运行时序和所述栅极驱动电路的运行时序。
文档编号G09G3/36GK102547320SQ201110195769
公开日2012年7月4日 申请日期2011年7月6日 优先权日2010年12月7日
发明者朴株成, 白承皓 申请人:乐金显示有限公司
最新回复(0)