基于三维显示的并行led驱动系统的制作方法
专利名称：基于三维显示的并行led驱动系统的制作方法
技术领域：
本发明属于体三维显示，LED显示屏驱动方式领域。具体涉及一种基于三维显示的并行LED驱动系统。
背景技术：
三维显示特别是真实空间三维显示技术一直是人们梦寐以求的显示技术。体三维显示是一种能够在一个真正具有宽度、高度和深度的真实三维空间内进行图像信息再现的技术，也称空间加载(space-filling)显示。它通过适当方式来激励位于透明显示体积内的物质，利用可见辐射的产生、吸收或散射而形成体素。当体积内许多方位的物质都被激励之后，便能形成由许多分散体素构成的三维图像，浮在真实三维空间即观察者所在的物质世界中，就像是一个现实三维物体一样，能自动满足几乎所有的生理和心理深度暗示，可多人、多角度、同时、裸眼观察，无需任何助视仪器，符合人类在视觉观察及深度感知方面的自然生理习惯。LED屏幕显示作为体三维显示的重要方式，其LED的电路驱动方式与普通的LED屏幕驱动有着天壤之别。三维显示中的LED屏幕驱动电路具有超大的数据传输量，超快的刷新速度，并行的数据传输等特点。而且由于现有的LED驱动芯片以及相关的驱动电路都是面向二维LED屏幕设计制作的，这些都无法满足三维显示中各项参数的要求，因此，要使用现有的LED驱动芯片以及相关的电路来实现三维显示中LED驱动屏幕的参数要求，就必须改变当前LED屏幕中采用的串行驱动方式，而必须设计一种全新的高并行度的LED驱动方式。
发明内容
本发明的目的是克服现有技术的不足，提供一种基于三维显示的并行LED驱动系统。基于三维显示的并行LED驱动系统中的PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接， LED子屏幕作为电路板1，LED驱动芯片，多路选通器件模组，大功率器件模组作为电路板2， 分发现场可编程逻辑阵列作为电路板3，主控现场可编程逻辑阵列作为电路板4。所述的电路板1依次与电路板2、电路板3相连接，电路板1、电路板2和电路板3 组成一个驱动模块，整个系统的电路板包括M行X N列个驱动模块，驱动模块与电路板4相连接。LED子屏幕的排列方式为三色LED排列为横向i行，纵向j列。LED子屏幕被划分成含有Y行，Z列LED的多个子模块，其中i为Y的整数倍，j为 Z的整数倍。主控现场可编程门阵列的内部模块连接关系为主控FPGA与供电器件相连接，主控FPGA分别与并行数据接收接口、多个并行数据发送接口、多个并行指令发送接口、 16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接。主控现场可编程门阵列与多个分发现场可编程门阵列相连接，同时控制多个分发现场可编程门阵列。分发现场可编程门阵列的内部模块连接关系为分发FPGA与供电器件、并行数据接收接口、并行指令接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接。分发现场可编程门阵列与多个LED驱动芯片相连接，同时控制多个LED驱动
-H-· I I心片。LED驱动芯片的每个输出端与一行同色LED的阳极相连接，每个LED驱动芯片的不同输出端与相同颜色的不同行的LED的阳极相连接。大功率器件模组的内部模块连接关系为CEM4953芯片第1引脚与电源VDD相连接，第2脚与第1电阻的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻的一端相连接，第5脚与第6脚相连接，第6脚与第3电阻的一端相连接，第3电阻的另一端与地相连接，第7脚与第4电阻的一端相连接，第4电阻的另一端与地相连接，第8脚与第7脚相连接。大功率器件模组的每个输出端与一列LED的阴极相连接，每个大功率器件模组的不同输出端与不同列的LED的阴极相连接。本发明与现有技术相比具有的有益效果 1)实现海量数据的高速传输，存储，处理与显示。2)多列LED同时点亮的逐列扫描，与传统串行驱动LED电路系统相比，极大地提高了每幅图像的刷新速度，增加了 LED在一个显示周期中的点亮时间，提高图像更换频率，满足三维显示体素量大，显示切面多，刷新频率快的要求；
3)采用三色LED作为显示像素，三色LED之间独立驱动，可以方便的调整显示屏的白平
4)可以采用插值的方法在已有屏幕的基础上提高屏幕分辨率；
5)采用多个大功率器件模组，极大的提高了LED屏幕的亮度；
6)LED屏幕作为二维显示屏幕的时候，极大地提高了屏幕的细腻度，分辨率以及刷新频率。
图1是三维显示的适应海量数据高速传输的并行LED驱动系统的结构示意图； 图2是本发明LED驱动电路结构示意图； 图3是本发明驱动电路板的连接关系侧视图； 图4是本发明驱动电路板的连接关系正视图； 图5是本发明的子屏幕LED像素排列结构示意图； 图6是本发明的子屏幕中子模块划分示意图； 图7是本发明主控FPGA模块电路框图； 图8是本发明分发FPGA模块电路框4图9是本发明中驱动单色LED的LED驱动芯片与LED之间的关系框图； 图10是本发明设计实例中的大功率器件摸组内部连接关系图； 图11是本发明中大功率器件模组与LED之间的关系框图； 图12是本发明设计实例中的由分发FPGA经过LED驱动芯片到LED的电路图13是本发明设计实例中的由分发FPGA经过多路选通器件到大功率器件的电路图。
具体实施例方式基于三维显示的并行LED驱动方法包括如下步骤
1)把整个LED屏幕分解成M行XN列个子屏幕，每个子屏幕均含有i行Xj列个彩色 LED管，每个子屏幕都对应一个驱动电路，各个子屏幕的图像同时并行显示；
2)每个驱动电路把子屏幕中的一列图像信号同时送入到子屏幕上的一列LED上，使一列LED同时显示，整个子屏幕的图像显示通过不同列的依次扫描实现；
3)每一子屏幕显示的图像均为二值图像，灰度图象通过二值图像的时序叠加实现；
4)每一列IE)的显示时间为1/[RXFX(2s-DXj]秒，其中R为电 Π ^Ι(转/秒)，F为屏幕旋周所更新的图像数，χ为^图像的 位数，每一付屏幕的显示时间为1/[RXFX (2K-1)]秒；
5)把要显示的三维物体按角度均分法则沿径向切出F个截面，每个截面作为LED显示屏的一幅图像，每个图像切分成M行XN列个子图像，每个子图像的数据分别送到相对应的 LED驱动电路。如图1所示，三维显示的适应海量数据高速传输的并行LED驱动系统中的PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接。处理好的三维场景裸数据存储在PC机中，需要三维显示数据时PC机把其中的数据通过PCI-E桥传输出来，数据在PCI-E桥中进行处理后通过电光转换模块成为光信号在光纤中传输，数据信号经过电光转换模组之后由光信号还原为电信号并被主控FPGA读取并存储。经过一帧图像的数据传输后，主控FPGA对已存储的数据进行处理和分配，并行传输给各个分发FPGA。每个分发FPGA从主控FPGA读取数据并存储起来。在接到主控FPGA 的指令后，分发FPGA将已存储的数据进行处理和分配，并行传输给与其相连的各个LED驱动芯片。与LED阴极相连的LED驱动芯片从分发FPGA中读取显示数据和显示指令，在各个输出端按照数据指令产生高低电平。分发FPGA的四个I/O端口与多路选
通器件的四个输出选通端相连接，多路选择译器件的输出端与大功率器件的使能端相连接，大功率器件输出端与LED的阳极相连。从PC机到光电转换模组为数据高速传输部分。自主控现场可编程门阵列开始到 LED屏幕电路为本发明中实现LED屏幕超快速并行点亮部分，即图1中红色字体部分，是本发明实现三维显示中实现海量数据高速传输显示的并行LED驱动电路系统设计的核心部分。由于三维显示驱动系统中电路元件数量极多，在与LED屏幕大小一致的电路板中无法容纳所有的电路元件，因此，本发明中采用多块电路板分离的方法来解决电路板空间不足的问题。如图2所示，将LED子屏幕作为电路板1，LED驱动芯片，多路选通器件模组， 大功率器件模组作为电路板2，分发现场可编程逻辑阵列作为电路板3，主控现场可编程逻辑阵列作为电路板4。电路板之间采用排针或者软线相连接。主控FPGA依次与分发FPGA、 LED驱动芯片、LED屏幕相连接。分发FPGA依次与多路选通器件模组、大功率器件模组、LED 屏幕相连接。电路板1，电路板2，电路板3组成一个驱动模块。如图3，图4所示，整个LED屏幕划分为M行XN列个LED子屏幕，每个LED子屏幕包含一个驱动模块，所有的驱动模块均与电路板4相连接。由于显示屏中LED像素的数量极多，而驱动电路的驱动能力有限。可以采用多个子屏幕并行的方式来解决这一问题， 将整个屏幕分为MXN个子屏幕。本发明实际操作中采用RGB三色集成的大功率LED为 RF-W2S198TS-A27型LED，屏幕长高=5 :4，设计的屏幕参数320行X 256列X三色，LED 旋转屏幕转速为每秒15转，三维显示体素数达到6. 29千万。屏幕上每个单色像素点采用 2bit数据显示其灰度，且2bit的灰度由3个独立的显示面来完成。本发明把整个LED屏幕分割为4行5列20个子屏幕，即每个子屏幕含有LED64行，64列。如图5所示，LED子屏幕的排列方式为三色LED排列为横向i行，纵向j列。整个 LED子屏幕含LED像素i行，j列，LED按照所处的位置进行地址标定。如第五行第六列的 LED 为 LED65。如图6所示，LED子屏幕被划分成含有Y行，Z列LED的多个子模块。本发明中每个子屏幕又被分为4个子模块，即每16列X64行作为一个最小的控制单元子模块。在FPGA 的控制下每个子模块同时获取，存储数据，并同时点亮LED。相对于普通的串行LED驱动模式，本发明中的驱动方法将数据的并行度提高了 80倍。如图7所示，主控现场可编程门阵列的内部模块连接关系为主控FPGA
与供电器件相连接，主控FPGA分别与并行数据接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接。本发明通过下载电缆对配置芯片进行编程。经过编程的配置芯片对主控FPGA进行编程。主控FPGA通过并行数据接口从电光转换模组接收显示数据，接收数据的同时把接收到的数据通过16bit的并口存储到数据存储器中，当数据存储器中的数据量达到一帧的时候，将数据存储器中的数据通过16bit并口读入主控FPGA进行处理分配，经过处理的数据由并行数据发送接口传输给相应的分发FPGA，同时通过并行指令发送接口发送接收数据的指令给分发FPGA。主控FPGA通过多个并行数据发送接口和指令发送接口控制多个分发 FPGA。如图8所示，分发现场可编程门阵列的内部模块连接关系为分发FPGA与供电器件、并行数据接收接口、并行指令接收接口、多个并行数据发送接口、多个并行指令发送接口、Wbit并口、配置器件、下载电缆插头相连接，Wbit并口与数据存储器相连接，下载电缆插头与配置器件相连接。本发明通过下载电缆对配置芯片进行编程。经过编程的配置芯片对分发FPGA进行编程。分发FPGA通过并行指令接收接口接收从主控FPGA发送来的数据接收指令，然后通过并行数据接口从主控FPGA接收显示数据，接收数据的同时把接收到的数据通过16bit 的并口存储到数据存储器中，当数据存储器中的数据量达到一帧的时候，将数据存储器中的数据通过16bit并口读入分发FPGA并把数据进行处理分配，经过处理的数据由并行数据发送接口传输给相应的LED驱动芯片，同时通过并行指令发送接口发送接收数据以及显示数据的指令给LED驱动芯片。分发FPGA通过并行指令发送接口控制多路选通控制器件的通路选择。分发FPGA通过多个并行数据发送接口和指令发送接口控制多个LED驱动芯片和1个多路选通控制器件。本发明中每个子屏幕含有LED64行，64列，计算每个子屏幕的数据流量为300万bit，每个子屏幕的驱动电路中含有3个分发FPGA。如图9所示为本发明中驱动单色LED的LED驱动芯片与LED之间的关系框图。本发明中采用的LED为RGB三色集成的LED。每个LED驱动芯片单独控制一种颜色的LED，每个LED需要3个LED驱动芯片进行控制。如每行红色的LED与同一个LED驱动芯片的一个输出脚相连接。每个LED驱动芯片可以控制η行同色LED的数据，其中η为所采用的LED 驱动芯片的输出引脚数。在本发明中每个并行子模块16列LED逐列点亮，每列LED —次点亮的时间为
1/(15转X512面X4灰度表达X 16列)=2ms, 一副图像点亮的时间为1/ (512X15X4)=32mSo根据以上参数对比多种当前主流的LED驱动芯片，本发明中选择TI 公司的TLC59M作为LED驱动器。TLC59M为单通道输入，16通道输出的LED驱动器件。 TLC5924的一个输出引脚与某个子模块中同一行的16个LED的RGB中的同一种颜色相连， 同一个TLC59M的16个输出引脚连接同一种颜色的LED。即每16行X 16列LED需要3个 TLC5924,则每个子模块需要3 X 4=12个TLC5924，而整个子屏幕需要12 X 4=48个TLC59M 作为LED驱动器件。如图10所示为是本发明中大功率器件模组与LED之间的关系框图。本发明中采用多个大功率器件作为驱动LED的电流源来解决LED数量众多且每个LED的功率都较大带给系统严重负荷的问题。每个大功率器件的一个通路与一列LED的阳极相连。通过控制大功率器件输出通路的通断来实现LED的列选通。根据LED电流特性以及子屏幕参数，本发明中采用具有两通道，每通道驱动能力4. 9A的CEM4953作为电流驱动器件，根据其驱动能力和LED电流大小确定使用的功率管的个数。在本发明中每个CEM4953的一个通道与一列 64个三色LED的阳极相连。当每色LED电流为20mA时，单个CEM4953的一个通道通过的电流为 20X3X64=3. 84A。如图11所示，大功率器件模组的内部模块连接关系为CEM4953芯片第1引脚与电源VDD相连接，第2脚与第1电阻Rl的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻R2的一端相连接，第5脚与第6脚相连接，第6脚与第3电阻R3的一端相连接， 第3电阻R3的另一端与地相连接，第7脚与第4电阻R4的一端相连接，第4电阻R4的另一端与地相连接，第8脚与第7脚相连接。通过控制第2脚的电平来控制第8脚的通断，通过控制第4脚的电平来控制第5脚的通断。由于本发明中LED扫描占空比为1/16，因此需要一个16路选通的译码器来控制 LED的选通，采用SNSN74HC1M作为选通器件。分发FPGA与SNSN74HC154的4个输出通道选通引脚相连接，SNSN74HC154的每个输出端与大功率器件CEM4953的一个通道使能端相连接，分发FPGA通过4位选通信号选择不同SNSN74HC154的输出端，即选择不同的大功率器件CEM4963的使能通路，选择不同列的LED作为当前时刻点亮的一列LED。本发明中每个子屏幕对应的电路部分主要元器件种类以及数量为三个分发FPGA，一个 SNSN74HC154，48 个 TLC5924，32 个 CEM4953。如图12所示为本发明设计实例中的由分发FPGA经过LED驱动芯片到LED的电路连接图。TLC59M的控制管脚与分发FPGA相连接。经过编程安排分发FPGA的45脚作为TLC59M的BLANK控制脚，与子屏幕中所有TLC59M的第二脚相连，控制所有TLC59M是否工作，当BLANK控制脚输出低电平时，所有TLC59M停止工作，当其为高电平时，TLC5924 处于可点亮LED的状态。分发FPGA的46脚作为TLC5924的XLAT控制脚，与子屏幕中的 TLC5924的第三脚相连，当XLAT控制脚输出高电平时，TLC5924接收数据并写入寄存器，当其为低电平时，TLC5924将接受的数据锁存起来。分发FPGA的47脚作为TLC5924的SCLK 控制脚，与子屏幕中所有TLC59M的第4脚相连，给所有TLC59M提供统一的时钟信号。分发FPGA的48脚作为TLC59M的MODE控制脚，与子屏幕中所有TLC59M的第30脚相连，当 MODE控制端为高电平时，TLC5924接受数据调整输出电流从而控制LED点亮的灰度从而调整屏幕的白平衡，当其为低电平时，TLC59M受分发FPGA控制工作在正常状态。分发FPGA 的49脚到64脚，一共16个管脚作为数据输出端分别与子屏幕中16个TLC5924的第五脚相连，分别为16个TLC59M提供显示数据。1^5拟4的第1，9，14，19，对脚为接地端，第32脚为接电源端。其31脚为控制输出电流端，与控制电阻的一端相连，控制电阻的另一端接地。第6脚与一个电容的一段相连，该电容另一端接电源。其余管脚为与LED相连的驱动通路。分别与当前子模块同一行 LED的阴极相连。每个TLC59M控制一种颜色的LED，所有输出端与16个同色LED相连，使数据的传输，处理以及分配简化，减少IC器件的工作量；同时，TLC59M具有灰度调整功能， 通过分发FPGA对各个TLC59M的MODE端的数据写入来控制与TLC59M相连的LED，从而实现调整白平衡的目的。TLC5924r的管脚6，7，8分别作为第1，2，3行红色LED的驱动通路， 第6脚与RAl和RBl的阴极相连，第7脚与RA2和RB2的阴极相连，第8脚与RA3和RB3 的阴极相连。实际电路中同一行的所有同色LED的阴极均与一个驱动通道想连接。同样 TLC5924g与TLC5924b采用同样的连接方式与绿色，蓝色的LED连接。本发明设计实例中的LED采用的是三色集成的LED，三种颜色的LED拥有同一个阳极。一列LED的阳极全部相连并连接到CEM4953a的一个通路上，该通路为相应列的LED提供电流。如图11所示，CEM4953a的第1引脚与电源VDD相连接，第2脚与第1电阻Rl的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻R2的一端相连接，第5脚与第6 脚相连接，第6脚与第3电
阻R3的一端相连接，第3电阻R3的另一端与地相连接，第7脚与第4电阻R4的一端相连接，第4电阻R4的另一端与地相连接，第8脚与第7脚相连接。如图13所示为本发明设计实例中的由分发FPGA经过多路选通器件到大功率器件的电路连接图。分发FPGA的第M，25J6，27四个引脚作为控制LED列选通点亮的控制端，分别与4-16选通器SN74HC154的23，22，21，20脚相连。分发FPGA的第28脚作为控制SN74HC154是否工作的控制端与SN74HC154的19脚相连。SNSN74HC154的第18，12脚接地，M脚接电源。除第12脚外，第1到第17脚共16个引脚作为被选通的16个通路与 CEM4953的通路使能端相连。如图9所示，SN74HC154的第1脚与CEM4953a的第2脚相连， 控制CEM4953a的第8脚，作为第一列的电流通道，SN74HC154的第2脚与CEM4953a的第4 脚相连，控制CEM4953a的第5脚，作为第二列的电流通道；以此类推。由分发FPGA提供4
8个控制信号，对其输出端进行16选1的电路控制。当SNSN74HC154的输出端Yl被选通的时候，与Yl相连的CEM4953a第8脚使能，则与CEM4953a第8脚相连接的对应列LED被点亮。当SNSN74HC154的输出端Yl到Y15依次选通的时候，LED屏幕的16列LED实现列扫描点亮。由于每个子屏幕分为四个子模块，子模块之间的数据并行传输。每个译码器的输出引脚与4个功率管CEM4953的控制引脚相连接，第X个输出引脚与控制子模块中第X列的LED功率管的控制引脚相连。同一时刻，子屏幕中有4列LED同时点亮。16个输出引脚按照编排好的次序依次使能，即可实现LED的逐列点亮。子模块中，16列LED轮流点亮，每列LED点亮的占空比是1/16，各个子模块的对应列同时点亮，经过16个点亮时间单元，整个子屏幕的所有像素点被点亮一次。由于各个子屏幕之间是并行存在的，因此，同一时刻，整个屏幕共有20子屏幕X4子模块X64行 LEDXRGB 三色=15360 色 LED。TLC5924的BLANK，XLAT, SCLK以及MODE控制端公用一个FPGA的输出控制引脚。 每个TLC5924的SIN输入端单独占用一个FPGA的输出控制引脚。考虑到分发FPGA单个引脚的驱动能力，本发明设计实例中子屏幕中TLC59M按照其驱动LED的颜色分为RGB三组， 每组的BLANK，XLAT, SCLK以及MODE控制引脚均与分发FPGA的一个相同引脚相连。TLC5924 的数据输入端SIN由分发FPGA给出不同的控制信号。由于TLC59M是串行输入的驱动器件，为了使LED屏幕实现灰度显示，本发明中采用以多幅单灰度图像来代替一幅多灰阶的图像。本发明中每个像素点单色的灰度是2bit，则采用3幅单灰度
的图像来表达2bit的灰度，如灰度11用3幅亮图像表示；10用2幅亮图像，一幅暗图像表示，01用1幅亮图像与2幅暗图像表示；00用3幅暗图像表示。如果采用其他的灰度， 则依照以上方式对灰度值进行一一对应显示。本发明设计实例的电路连接示意如图12，13所示，实现LED屏幕多列并行，逐列扫描点亮。采用本发明的LED驱动方式，可以把现有的LED驱动器件的性能发挥到极致，远远超过目前所使用的LED驱动方式所能达到的性能，是目前来讲，唯一适应三维显示LED屏幕的驱动方式。本发明中的LED屏幕驱动方式是适应三维LED屏幕的高速并行驱动方式，其同样适用于二维LED屏幕的显示，与当前普遍使用的LED驱动方法相比，本发明中的驱动方式可以数十倍，上百倍的提高其驱动速率以及屏幕刷新率，使得LED显示屏幕能够显示更大的分辨率，更细腻的画面。对于本发明来说，所采用的LED驱动芯片的性能参数才是LED屏幕显示速度的瓶颈，随着所采用驱动芯片驱动能力的不断提高，本发明中的驱动方式的驱动能力以及驱动速度随着不断提高。
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权利要求
1.一种基于三维显示的并行LED驱动系统，其特征在于PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED 屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接，LED子屏幕作为电路板(1)，LED驱动芯片，多路选通器件模组，大功率器件模组作为电路板O)，分发现场可编程逻辑阵列作为电路板(3)，主控现场可编程逻辑阵列作为电路板(4)。
2.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的电路板⑴依次与电路板O)、电路板⑶相连接，电路板(1)、电路板⑵和电路板⑶组成一个驱动模块，整个系统的电路板包含M行X N列个驱动模块，驱动模块与电路板(4)相连接。
3.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的 LED子屏幕的排列方式为三色LED排列为横向i行，纵向j列。
4.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于LED子屏幕被划分成含有Y行，Z列LED的多个子模块，其中i为Y的整数倍，j为Z的整数倍。
5.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的主控现场可编程门阵列的内部模块连接关系为主控FPGA与供电器件相连接，主控FPGA分别与并行数据接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接，主控现场可编程门阵列与多个分发现场可编程门阵列相连接， 同时控制多个分发现场可编程门阵列。
6.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的分发现场可编程门阵列的内部模块连接关系为分发FPGA与供电器件、并行数据接收接口、并行指令接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接，分发现场可编程门阵列与多个LED驱动芯片相连接，同时控制多个LED驱动芯片。
7.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的 LED驱动芯片的每个输出端与一行同色LED的阳极相连接，每个LED驱动芯片的不同输出端与相同颜色的不同行的LED的阳极相连接。
8.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的大功率器件模组的内部模块连接关系为CEM4953芯片第1引脚与电源VDD相连接，第2脚与第1电阻Rl的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻R2的一端相连接，第5脚与第6脚相连接，第6脚与第3电阻R3的一端相连接，第3电阻R3的另一端与地相连接，第7脚与第4电阻R4的一端相连接，第4电阻R4的另一端与地相连接，第8脚与第7脚相连接。
9.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的大功率器件模组的每个输出端与一列LED的阴极相连接，每个大功率器件模组的不同输出端与不同列的LED的阴极相连接。
全文摘要
本发明公开了一种基于三维显示的并行LED驱动系统。把整个LED屏幕分解成M行×N列个子屏幕，每个子屏幕均含有i行×j列个彩色LED管，每个子屏幕都对应一个驱动电路，各个子屏幕的图像同时并行显示；每个驱动电路把子屏幕中的一列图像信号同时送入到子屏幕上的一列LED上，使一列LED同时显示，整个子屏幕的图像显示通过不同列的依次扫描实现。PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接。实现海量数据的高速传输，存储，处理与显示,极大地提高了图像的刷新速度,提高屏幕的亮度和分辨率。
文档编号G09G3/32GK102254515SQ201110226769
公开日2011年11月23日 申请日期2008年10月31日 优先权日2008年10月31日
发明者刘旭, 李海峰, 武江, 郑臻荣, 钟杰 申请人:浙江大学
技术领域：
本发明属于体三维显示，LED显示屏驱动方式领域。具体涉及一种基于三维显示的并行LED驱动系统。
背景技术：
三维显示特别是真实空间三维显示技术一直是人们梦寐以求的显示技术。体三维显示是一种能够在一个真正具有宽度、高度和深度的真实三维空间内进行图像信息再现的技术，也称空间加载(space-filling)显示。它通过适当方式来激励位于透明显示体积内的物质，利用可见辐射的产生、吸收或散射而形成体素。当体积内许多方位的物质都被激励之后，便能形成由许多分散体素构成的三维图像，浮在真实三维空间即观察者所在的物质世界中，就像是一个现实三维物体一样，能自动满足几乎所有的生理和心理深度暗示，可多人、多角度、同时、裸眼观察，无需任何助视仪器，符合人类在视觉观察及深度感知方面的自然生理习惯。LED屏幕显示作为体三维显示的重要方式，其LED的电路驱动方式与普通的LED屏幕驱动有着天壤之别。三维显示中的LED屏幕驱动电路具有超大的数据传输量，超快的刷新速度，并行的数据传输等特点。而且由于现有的LED驱动芯片以及相关的驱动电路都是面向二维LED屏幕设计制作的，这些都无法满足三维显示中各项参数的要求，因此，要使用现有的LED驱动芯片以及相关的电路来实现三维显示中LED驱动屏幕的参数要求，就必须改变当前LED屏幕中采用的串行驱动方式，而必须设计一种全新的高并行度的LED驱动方式。
发明内容
本发明的目的是克服现有技术的不足，提供一种基于三维显示的并行LED驱动系统。基于三维显示的并行LED驱动系统中的PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接， LED子屏幕作为电路板1，LED驱动芯片，多路选通器件模组，大功率器件模组作为电路板2， 分发现场可编程逻辑阵列作为电路板3，主控现场可编程逻辑阵列作为电路板4。所述的电路板1依次与电路板2、电路板3相连接，电路板1、电路板2和电路板3 组成一个驱动模块，整个系统的电路板包括M行X N列个驱动模块，驱动模块与电路板4相连接。LED子屏幕的排列方式为三色LED排列为横向i行，纵向j列。LED子屏幕被划分成含有Y行，Z列LED的多个子模块，其中i为Y的整数倍，j为 Z的整数倍。主控现场可编程门阵列的内部模块连接关系为主控FPGA与供电器件相连接，主控FPGA分别与并行数据接收接口、多个并行数据发送接口、多个并行指令发送接口、 16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接。主控现场可编程门阵列与多个分发现场可编程门阵列相连接，同时控制多个分发现场可编程门阵列。分发现场可编程门阵列的内部模块连接关系为分发FPGA与供电器件、并行数据接收接口、并行指令接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接。分发现场可编程门阵列与多个LED驱动芯片相连接，同时控制多个LED驱动
-H-· I I心片。LED驱动芯片的每个输出端与一行同色LED的阳极相连接，每个LED驱动芯片的不同输出端与相同颜色的不同行的LED的阳极相连接。大功率器件模组的内部模块连接关系为CEM4953芯片第1引脚与电源VDD相连接，第2脚与第1电阻的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻的一端相连接，第5脚与第6脚相连接，第6脚与第3电阻的一端相连接，第3电阻的另一端与地相连接，第7脚与第4电阻的一端相连接，第4电阻的另一端与地相连接，第8脚与第7脚相连接。大功率器件模组的每个输出端与一列LED的阴极相连接，每个大功率器件模组的不同输出端与不同列的LED的阴极相连接。本发明与现有技术相比具有的有益效果 1)实现海量数据的高速传输，存储，处理与显示。2)多列LED同时点亮的逐列扫描，与传统串行驱动LED电路系统相比，极大地提高了每幅图像的刷新速度，增加了 LED在一个显示周期中的点亮时间，提高图像更换频率，满足三维显示体素量大，显示切面多，刷新频率快的要求；
3)采用三色LED作为显示像素，三色LED之间独立驱动，可以方便的调整显示屏的白平
4)可以采用插值的方法在已有屏幕的基础上提高屏幕分辨率；
5)采用多个大功率器件模组，极大的提高了LED屏幕的亮度；
6)LED屏幕作为二维显示屏幕的时候，极大地提高了屏幕的细腻度，分辨率以及刷新频率。
图1是三维显示的适应海量数据高速传输的并行LED驱动系统的结构示意图； 图2是本发明LED驱动电路结构示意图； 图3是本发明驱动电路板的连接关系侧视图； 图4是本发明驱动电路板的连接关系正视图； 图5是本发明的子屏幕LED像素排列结构示意图； 图6是本发明的子屏幕中子模块划分示意图； 图7是本发明主控FPGA模块电路框图； 图8是本发明分发FPGA模块电路框4图9是本发明中驱动单色LED的LED驱动芯片与LED之间的关系框图； 图10是本发明设计实例中的大功率器件摸组内部连接关系图； 图11是本发明中大功率器件模组与LED之间的关系框图； 图12是本发明设计实例中的由分发FPGA经过LED驱动芯片到LED的电路图13是本发明设计实例中的由分发FPGA经过多路选通器件到大功率器件的电路图。
具体实施例方式基于三维显示的并行LED驱动方法包括如下步骤
1)把整个LED屏幕分解成M行XN列个子屏幕，每个子屏幕均含有i行Xj列个彩色 LED管，每个子屏幕都对应一个驱动电路，各个子屏幕的图像同时并行显示；
2)每个驱动电路把子屏幕中的一列图像信号同时送入到子屏幕上的一列LED上，使一列LED同时显示，整个子屏幕的图像显示通过不同列的依次扫描实现；
3)每一子屏幕显示的图像均为二值图像，灰度图象通过二值图像的时序叠加实现；
4)每一列IE)的显示时间为1/[RXFX(2s-DXj]秒，其中R为电 Π ^Ι(转/秒)，F为屏幕旋周所更新的图像数，χ为^图像的 位数，每一付屏幕的显示时间为1/[RXFX (2K-1)]秒；
5)把要显示的三维物体按角度均分法则沿径向切出F个截面，每个截面作为LED显示屏的一幅图像，每个图像切分成M行XN列个子图像，每个子图像的数据分别送到相对应的 LED驱动电路。如图1所示，三维显示的适应海量数据高速传输的并行LED驱动系统中的PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接。处理好的三维场景裸数据存储在PC机中，需要三维显示数据时PC机把其中的数据通过PCI-E桥传输出来，数据在PCI-E桥中进行处理后通过电光转换模块成为光信号在光纤中传输，数据信号经过电光转换模组之后由光信号还原为电信号并被主控FPGA读取并存储。经过一帧图像的数据传输后，主控FPGA对已存储的数据进行处理和分配，并行传输给各个分发FPGA。每个分发FPGA从主控FPGA读取数据并存储起来。在接到主控FPGA 的指令后，分发FPGA将已存储的数据进行处理和分配，并行传输给与其相连的各个LED驱动芯片。与LED阴极相连的LED驱动芯片从分发FPGA中读取显示数据和显示指令，在各个输出端按照数据指令产生高低电平。分发FPGA的四个I/O端口与多路选
通器件的四个输出选通端相连接，多路选择译器件的输出端与大功率器件的使能端相连接，大功率器件输出端与LED的阳极相连。从PC机到光电转换模组为数据高速传输部分。自主控现场可编程门阵列开始到 LED屏幕电路为本发明中实现LED屏幕超快速并行点亮部分，即图1中红色字体部分，是本发明实现三维显示中实现海量数据高速传输显示的并行LED驱动电路系统设计的核心部分。由于三维显示驱动系统中电路元件数量极多，在与LED屏幕大小一致的电路板中无法容纳所有的电路元件，因此，本发明中采用多块电路板分离的方法来解决电路板空间不足的问题。如图2所示，将LED子屏幕作为电路板1，LED驱动芯片，多路选通器件模组， 大功率器件模组作为电路板2，分发现场可编程逻辑阵列作为电路板3，主控现场可编程逻辑阵列作为电路板4。电路板之间采用排针或者软线相连接。主控FPGA依次与分发FPGA、 LED驱动芯片、LED屏幕相连接。分发FPGA依次与多路选通器件模组、大功率器件模组、LED 屏幕相连接。电路板1，电路板2，电路板3组成一个驱动模块。如图3，图4所示，整个LED屏幕划分为M行XN列个LED子屏幕，每个LED子屏幕包含一个驱动模块，所有的驱动模块均与电路板4相连接。由于显示屏中LED像素的数量极多，而驱动电路的驱动能力有限。可以采用多个子屏幕并行的方式来解决这一问题， 将整个屏幕分为MXN个子屏幕。本发明实际操作中采用RGB三色集成的大功率LED为 RF-W2S198TS-A27型LED，屏幕长高=5 :4，设计的屏幕参数320行X 256列X三色，LED 旋转屏幕转速为每秒15转，三维显示体素数达到6. 29千万。屏幕上每个单色像素点采用 2bit数据显示其灰度，且2bit的灰度由3个独立的显示面来完成。本发明把整个LED屏幕分割为4行5列20个子屏幕，即每个子屏幕含有LED64行，64列。如图5所示，LED子屏幕的排列方式为三色LED排列为横向i行，纵向j列。整个 LED子屏幕含LED像素i行，j列，LED按照所处的位置进行地址标定。如第五行第六列的 LED 为 LED65。如图6所示，LED子屏幕被划分成含有Y行，Z列LED的多个子模块。本发明中每个子屏幕又被分为4个子模块，即每16列X64行作为一个最小的控制单元子模块。在FPGA 的控制下每个子模块同时获取，存储数据，并同时点亮LED。相对于普通的串行LED驱动模式，本发明中的驱动方法将数据的并行度提高了 80倍。如图7所示，主控现场可编程门阵列的内部模块连接关系为主控FPGA
与供电器件相连接，主控FPGA分别与并行数据接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接。本发明通过下载电缆对配置芯片进行编程。经过编程的配置芯片对主控FPGA进行编程。主控FPGA通过并行数据接口从电光转换模组接收显示数据，接收数据的同时把接收到的数据通过16bit的并口存储到数据存储器中，当数据存储器中的数据量达到一帧的时候，将数据存储器中的数据通过16bit并口读入主控FPGA进行处理分配，经过处理的数据由并行数据发送接口传输给相应的分发FPGA，同时通过并行指令发送接口发送接收数据的指令给分发FPGA。主控FPGA通过多个并行数据发送接口和指令发送接口控制多个分发 FPGA。如图8所示，分发现场可编程门阵列的内部模块连接关系为分发FPGA与供电器件、并行数据接收接口、并行指令接收接口、多个并行数据发送接口、多个并行指令发送接口、Wbit并口、配置器件、下载电缆插头相连接，Wbit并口与数据存储器相连接，下载电缆插头与配置器件相连接。本发明通过下载电缆对配置芯片进行编程。经过编程的配置芯片对分发FPGA进行编程。分发FPGA通过并行指令接收接口接收从主控FPGA发送来的数据接收指令，然后通过并行数据接口从主控FPGA接收显示数据，接收数据的同时把接收到的数据通过16bit 的并口存储到数据存储器中，当数据存储器中的数据量达到一帧的时候，将数据存储器中的数据通过16bit并口读入分发FPGA并把数据进行处理分配，经过处理的数据由并行数据发送接口传输给相应的LED驱动芯片，同时通过并行指令发送接口发送接收数据以及显示数据的指令给LED驱动芯片。分发FPGA通过并行指令发送接口控制多路选通控制器件的通路选择。分发FPGA通过多个并行数据发送接口和指令发送接口控制多个LED驱动芯片和1个多路选通控制器件。本发明中每个子屏幕含有LED64行，64列，计算每个子屏幕的数据流量为300万bit，每个子屏幕的驱动电路中含有3个分发FPGA。如图9所示为本发明中驱动单色LED的LED驱动芯片与LED之间的关系框图。本发明中采用的LED为RGB三色集成的LED。每个LED驱动芯片单独控制一种颜色的LED，每个LED需要3个LED驱动芯片进行控制。如每行红色的LED与同一个LED驱动芯片的一个输出脚相连接。每个LED驱动芯片可以控制η行同色LED的数据，其中η为所采用的LED 驱动芯片的输出引脚数。在本发明中每个并行子模块16列LED逐列点亮，每列LED —次点亮的时间为
1/(15转X512面X4灰度表达X 16列)=2ms, 一副图像点亮的时间为1/ (512X15X4)=32mSo根据以上参数对比多种当前主流的LED驱动芯片，本发明中选择TI 公司的TLC59M作为LED驱动器。TLC59M为单通道输入，16通道输出的LED驱动器件。 TLC5924的一个输出引脚与某个子模块中同一行的16个LED的RGB中的同一种颜色相连， 同一个TLC59M的16个输出引脚连接同一种颜色的LED。即每16行X 16列LED需要3个 TLC5924,则每个子模块需要3 X 4=12个TLC5924，而整个子屏幕需要12 X 4=48个TLC59M 作为LED驱动器件。如图10所示为是本发明中大功率器件模组与LED之间的关系框图。本发明中采用多个大功率器件作为驱动LED的电流源来解决LED数量众多且每个LED的功率都较大带给系统严重负荷的问题。每个大功率器件的一个通路与一列LED的阳极相连。通过控制大功率器件输出通路的通断来实现LED的列选通。根据LED电流特性以及子屏幕参数，本发明中采用具有两通道，每通道驱动能力4. 9A的CEM4953作为电流驱动器件，根据其驱动能力和LED电流大小确定使用的功率管的个数。在本发明中每个CEM4953的一个通道与一列 64个三色LED的阳极相连。当每色LED电流为20mA时，单个CEM4953的一个通道通过的电流为 20X3X64=3. 84A。如图11所示，大功率器件模组的内部模块连接关系为CEM4953芯片第1引脚与电源VDD相连接，第2脚与第1电阻Rl的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻R2的一端相连接，第5脚与第6脚相连接，第6脚与第3电阻R3的一端相连接， 第3电阻R3的另一端与地相连接，第7脚与第4电阻R4的一端相连接，第4电阻R4的另一端与地相连接，第8脚与第7脚相连接。通过控制第2脚的电平来控制第8脚的通断，通过控制第4脚的电平来控制第5脚的通断。由于本发明中LED扫描占空比为1/16，因此需要一个16路选通的译码器来控制 LED的选通，采用SNSN74HC1M作为选通器件。分发FPGA与SNSN74HC154的4个输出通道选通引脚相连接，SNSN74HC154的每个输出端与大功率器件CEM4953的一个通道使能端相连接，分发FPGA通过4位选通信号选择不同SNSN74HC154的输出端，即选择不同的大功率器件CEM4963的使能通路，选择不同列的LED作为当前时刻点亮的一列LED。本发明中每个子屏幕对应的电路部分主要元器件种类以及数量为三个分发FPGA，一个 SNSN74HC154，48 个 TLC5924，32 个 CEM4953。如图12所示为本发明设计实例中的由分发FPGA经过LED驱动芯片到LED的电路连接图。TLC59M的控制管脚与分发FPGA相连接。经过编程安排分发FPGA的45脚作为TLC59M的BLANK控制脚，与子屏幕中所有TLC59M的第二脚相连，控制所有TLC59M是否工作，当BLANK控制脚输出低电平时，所有TLC59M停止工作，当其为高电平时，TLC5924 处于可点亮LED的状态。分发FPGA的46脚作为TLC5924的XLAT控制脚，与子屏幕中的 TLC5924的第三脚相连，当XLAT控制脚输出高电平时，TLC5924接收数据并写入寄存器，当其为低电平时，TLC5924将接受的数据锁存起来。分发FPGA的47脚作为TLC5924的SCLK 控制脚，与子屏幕中所有TLC59M的第4脚相连，给所有TLC59M提供统一的时钟信号。分发FPGA的48脚作为TLC59M的MODE控制脚，与子屏幕中所有TLC59M的第30脚相连，当 MODE控制端为高电平时，TLC5924接受数据调整输出电流从而控制LED点亮的灰度从而调整屏幕的白平衡，当其为低电平时，TLC59M受分发FPGA控制工作在正常状态。分发FPGA 的49脚到64脚，一共16个管脚作为数据输出端分别与子屏幕中16个TLC5924的第五脚相连，分别为16个TLC59M提供显示数据。1^5拟4的第1，9，14，19，对脚为接地端，第32脚为接电源端。其31脚为控制输出电流端，与控制电阻的一端相连，控制电阻的另一端接地。第6脚与一个电容的一段相连，该电容另一端接电源。其余管脚为与LED相连的驱动通路。分别与当前子模块同一行 LED的阴极相连。每个TLC59M控制一种颜色的LED，所有输出端与16个同色LED相连，使数据的传输，处理以及分配简化，减少IC器件的工作量；同时，TLC59M具有灰度调整功能， 通过分发FPGA对各个TLC59M的MODE端的数据写入来控制与TLC59M相连的LED，从而实现调整白平衡的目的。TLC5924r的管脚6，7，8分别作为第1，2，3行红色LED的驱动通路， 第6脚与RAl和RBl的阴极相连，第7脚与RA2和RB2的阴极相连，第8脚与RA3和RB3 的阴极相连。实际电路中同一行的所有同色LED的阴极均与一个驱动通道想连接。同样 TLC5924g与TLC5924b采用同样的连接方式与绿色，蓝色的LED连接。本发明设计实例中的LED采用的是三色集成的LED，三种颜色的LED拥有同一个阳极。一列LED的阳极全部相连并连接到CEM4953a的一个通路上，该通路为相应列的LED提供电流。如图11所示，CEM4953a的第1引脚与电源VDD相连接，第2脚与第1电阻Rl的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻R2的一端相连接，第5脚与第6 脚相连接，第6脚与第3电
阻R3的一端相连接，第3电阻R3的另一端与地相连接，第7脚与第4电阻R4的一端相连接，第4电阻R4的另一端与地相连接，第8脚与第7脚相连接。如图13所示为本发明设计实例中的由分发FPGA经过多路选通器件到大功率器件的电路连接图。分发FPGA的第M，25J6，27四个引脚作为控制LED列选通点亮的控制端，分别与4-16选通器SN74HC154的23，22，21，20脚相连。分发FPGA的第28脚作为控制SN74HC154是否工作的控制端与SN74HC154的19脚相连。SNSN74HC154的第18，12脚接地，M脚接电源。除第12脚外，第1到第17脚共16个引脚作为被选通的16个通路与 CEM4953的通路使能端相连。如图9所示，SN74HC154的第1脚与CEM4953a的第2脚相连， 控制CEM4953a的第8脚，作为第一列的电流通道，SN74HC154的第2脚与CEM4953a的第4 脚相连，控制CEM4953a的第5脚，作为第二列的电流通道；以此类推。由分发FPGA提供4
8个控制信号，对其输出端进行16选1的电路控制。当SNSN74HC154的输出端Yl被选通的时候，与Yl相连的CEM4953a第8脚使能，则与CEM4953a第8脚相连接的对应列LED被点亮。当SNSN74HC154的输出端Yl到Y15依次选通的时候，LED屏幕的16列LED实现列扫描点亮。由于每个子屏幕分为四个子模块，子模块之间的数据并行传输。每个译码器的输出引脚与4个功率管CEM4953的控制引脚相连接，第X个输出引脚与控制子模块中第X列的LED功率管的控制引脚相连。同一时刻，子屏幕中有4列LED同时点亮。16个输出引脚按照编排好的次序依次使能，即可实现LED的逐列点亮。子模块中，16列LED轮流点亮，每列LED点亮的占空比是1/16，各个子模块的对应列同时点亮，经过16个点亮时间单元，整个子屏幕的所有像素点被点亮一次。由于各个子屏幕之间是并行存在的，因此，同一时刻，整个屏幕共有20子屏幕X4子模块X64行 LEDXRGB 三色=15360 色 LED。TLC5924的BLANK，XLAT, SCLK以及MODE控制端公用一个FPGA的输出控制引脚。 每个TLC5924的SIN输入端单独占用一个FPGA的输出控制引脚。考虑到分发FPGA单个引脚的驱动能力，本发明设计实例中子屏幕中TLC59M按照其驱动LED的颜色分为RGB三组， 每组的BLANK，XLAT, SCLK以及MODE控制引脚均与分发FPGA的一个相同引脚相连。TLC5924 的数据输入端SIN由分发FPGA给出不同的控制信号。由于TLC59M是串行输入的驱动器件，为了使LED屏幕实现灰度显示，本发明中采用以多幅单灰度图像来代替一幅多灰阶的图像。本发明中每个像素点单色的灰度是2bit，则采用3幅单灰度
的图像来表达2bit的灰度，如灰度11用3幅亮图像表示；10用2幅亮图像，一幅暗图像表示，01用1幅亮图像与2幅暗图像表示；00用3幅暗图像表示。如果采用其他的灰度， 则依照以上方式对灰度值进行一一对应显示。本发明设计实例的电路连接示意如图12，13所示，实现LED屏幕多列并行，逐列扫描点亮。采用本发明的LED驱动方式，可以把现有的LED驱动器件的性能发挥到极致，远远超过目前所使用的LED驱动方式所能达到的性能，是目前来讲，唯一适应三维显示LED屏幕的驱动方式。本发明中的LED屏幕驱动方式是适应三维LED屏幕的高速并行驱动方式，其同样适用于二维LED屏幕的显示，与当前普遍使用的LED驱动方法相比，本发明中的驱动方式可以数十倍，上百倍的提高其驱动速率以及屏幕刷新率，使得LED显示屏幕能够显示更大的分辨率，更细腻的画面。对于本发明来说，所采用的LED驱动芯片的性能参数才是LED屏幕显示速度的瓶颈，随着所采用驱动芯片驱动能力的不断提高，本发明中的驱动方式的驱动能力以及驱动速度随着不断提高。
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权利要求
1.一种基于三维显示的并行LED驱动系统，其特征在于PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED 屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接，LED子屏幕作为电路板(1)，LED驱动芯片，多路选通器件模组，大功率器件模组作为电路板O)，分发现场可编程逻辑阵列作为电路板(3)，主控现场可编程逻辑阵列作为电路板(4)。
2.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的电路板⑴依次与电路板O)、电路板⑶相连接，电路板(1)、电路板⑵和电路板⑶组成一个驱动模块，整个系统的电路板包含M行X N列个驱动模块，驱动模块与电路板(4)相连接。
3.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的 LED子屏幕的排列方式为三色LED排列为横向i行，纵向j列。
4.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于LED子屏幕被划分成含有Y行，Z列LED的多个子模块，其中i为Y的整数倍，j为Z的整数倍。
5.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的主控现场可编程门阵列的内部模块连接关系为主控FPGA与供电器件相连接，主控FPGA分别与并行数据接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接，主控现场可编程门阵列与多个分发现场可编程门阵列相连接， 同时控制多个分发现场可编程门阵列。
6.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的分发现场可编程门阵列的内部模块连接关系为分发FPGA与供电器件、并行数据接收接口、并行指令接收接口、多个并行数据发送接口、多个并行指令发送接口、16bit并口、配置器件、下载电缆插头相连接，16bit并口与数据存储器相连接，下载电缆插头与配置器件相连接，分发现场可编程门阵列与多个LED驱动芯片相连接，同时控制多个LED驱动芯片。
7.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的 LED驱动芯片的每个输出端与一行同色LED的阳极相连接，每个LED驱动芯片的不同输出端与相同颜色的不同行的LED的阳极相连接。
8.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的大功率器件模组的内部模块连接关系为CEM4953芯片第1引脚与电源VDD相连接，第2脚与第1电阻Rl的一端相连接，第3脚与电源VDD相连接，第4脚与第2电阻R2的一端相连接，第5脚与第6脚相连接，第6脚与第3电阻R3的一端相连接，第3电阻R3的另一端与地相连接，第7脚与第4电阻R4的一端相连接，第4电阻R4的另一端与地相连接，第8脚与第7脚相连接。
9.根据权利要求1所述的一种基于三维显示的并行LED驱动系统，其特征在于所述的大功率器件模组的每个输出端与一列LED的阴极相连接，每个大功率器件模组的不同输出端与不同列的LED的阴极相连接。
全文摘要
本发明公开了一种基于三维显示的并行LED驱动系统。把整个LED屏幕分解成M行×N列个子屏幕，每个子屏幕均含有i行×j列个彩色LED管，每个子屏幕都对应一个驱动电路，各个子屏幕的图像同时并行显示；每个驱动电路把子屏幕中的一列图像信号同时送入到子屏幕上的一列LED上，使一列LED同时显示，整个子屏幕的图像显示通过不同列的依次扫描实现。PC机依次与PCI-E桥、电光转换摸组、光电转换摸组、主控现场可编程门阵列、分发现场可编程门阵列、LED驱动芯片、LED屏幕相连接，分发现场可编程门阵列依次与多路选通器件模组、大功率器件模组、LED屏幕相连接。实现海量数据的高速传输，存储，处理与显示,极大地提高了图像的刷新速度,提高屏幕的亮度和分辨率。
文档编号G09G3/32GK102254515SQ201110226769
公开日2011年11月23日 申请日期2008年10月31日 优先权日2008年10月31日
发明者刘旭, 李海峰, 武江, 郑臻荣, 钟杰 申请人:浙江大学
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