栅极集成驱动电路、移位寄存器及显示屏的制作方法
专利名称：栅极集成驱动电路、移位寄存器及显示屏的制作方法
技术领域：
本发明涉及液晶显示技术领域，特别涉及一种栅极集成驱动电路、移位寄存器及
显示屏。
背景技术：
GOA (Gate Drive on Array,栅极集成驱动)，是指将 LCD (Liquid CrystalDisplay，液晶显示)面板的栅极驱动集成在玻璃基板上。然后GOA电路与阵列基板的栅线连接，作为移位寄存器控制栅线信号。将相比传统的COF(Chip On Film，覆晶薄膜)和COG (Chip On Glass，直接绑定玻璃上)工艺，GOA技术不仅节省了成本。但是，现有技术中GOA面板扫描方向只能是单一方向，如从上至下进行扫描或者从下至上进行扫描，如图I所示，为现有技术中一种单向扫描的GOA电路，其工作原理为输入端INPUT信号为高电平时，TFT (Thin Film Transistor，薄膜场效应晶体管)Ml开启，对I3U节点充电；当时钟信号CLK为高电平时，M3导通、输出端OUTPUT输出CLK的脉冲信号；同时通过电容Cl的Bootstrapping作用将PU节点进一步拉高；之后复位端RESET为高电平，将TFT M2和M4打开，对I3U节点和OUTPUT放电；接下来，通过时钟信号CLKB控制节点，对I3U节点和OUTPUT进行放电，保证了在该行非工作时间内不会有发生噪声。当使用这样的面板与系统端搭配使用时，由于不同系统端的IC存在差异(IC向上或者向下)，有时需要再通过调试软件来使图像倒转，造成了很多不便。
发明内容
本发明实施例提供的一种栅极集成驱动电路、移位寄存器及显示屏，可以实现GOA电路的双向扫描，并确保栅极集成驱动电路的稳定性。本发明实施例提供的一种栅极集成驱动电路，包括第一薄膜场效应晶体管TFT，其栅极链接所述本行栅极集成驱动电路的输入端，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点；第二 TFT，其栅极链接所述本行栅极集成驱动电路的复位端，源极连接公共连接电压VSS，漏极连接所述第一节点；第三TFT，其栅极连接所述第一节点，漏极连接第一时钟信号输入端，源极连接输出端；第四TFT，其栅极连接第二时钟信号输入端，漏极连接输出端，源极连接低电压信号端;电容，其连接在所述第一节点和输出端之间；下拉模块，连接在第一时钟信号输入端、第二时钟信号输入端、第一节点和输出端之间，并与低电平信号端连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点和输出端为低电平。本发明实施例提供了一种移位寄存器，包括多个上述栅极集成驱动电路，本行栅极集成驱动电路的输入端连接上一行栅极集成驱动电路的输出端，输出端连接下一行栅极集成驱动电路的输入端，复位端连接下一行栅极集成驱动电路的输出端。本发明实施例提供了一种显示屏，包括上述移位寄存器和阵列基板；所述移位寄存器的信号输出端连接所述阵列基板的栅线。本发明实施例提供的栅极集成驱动电路、移位寄存器及显示屏，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称实现，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。
图I为现有技术中GOA电路的示意图；图2为本发明实施例中栅极集成驱动电路的结构示意图；图3为本发明另一实施例中移位寄存器的结构不意图；图4为本发明实施例中本行栅极集成驱动电路的具体结构示意图；图5为本发明实施例中本行栅极集成驱动电路为奇数行、正向扫描时各个端点的电压时序图；图6为本发明实施例中本行栅极集成驱动电路为偶数行、正向扫描时各个端点的电压时序图；图7为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为奇数行、反向扫描时各个端点的电压时序图；图8为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为偶数行、反向扫描时各个端点的电压时序图；图9为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为奇数行、反向扫描时各个端点的电压时序图；图10为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为偶数行、反向扫描时各个端点的电压时序图。
具体实施例方式下面结合说明书附图对本发明实施例作进一步详细描述。本发明实施例提供了一种多行栅极集成驱动电路，如图2所示，本行栅极集成驱动电路包括第一薄膜场效应晶体管TFT Ml，其栅极链接所述本行栅极集成驱动电路的输入端INPUT，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点PU ；第二TFT M2，其栅极链接所述本行栅极集成驱动电路的复位端RESET，源极连接公共连接电压VSS，漏极连接所述第一节点PU ；第三TFT M3，其栅极连接所述第一节点PU，漏极连接第一时钟信号输入端X，源极连接输出端OUTPUT ；第四TFT M4，其栅极连接第二时钟信号输入端Y，漏极连接输出端OUTPUT，源极连接低电压信号端VGL ；电容Cl，其连接在所述第一节点PU和输出端OUTPUT之间；
下拉模块11，连接在第一时钟信号输入端X、第二时钟信号输入端Y、第一节点PU和输出端OUTPUT之间，并与低电平信号端VGL连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点I3U和输出端OUTPUT为低电平。其中，该下拉模块11包括第五TFT，其漏极连接第二时钟信号输入端，源极与作为下拉节点的第二节点连接；第六TFT，其漏极连接所述第二节点，栅极连接所述第一节点，源极连接低电压信号端; 第七TFT，其栅极和漏极一起连接第二时钟信号输入端，源极连接所述第五TFT的栅极；第八TFT，其漏极连接所述第七TFT的源极，栅极连接所述第一节点，源极连接低电压信号端；第九TFT，其漏极连接所述第一节点，栅极连接所述第二节点，源极连接低电压信号端;第十TFT，其漏极连接所述输出端，栅极连接所述第二节点，源极连接低电压信号端。较佳的，栅极集成驱动电路位于奇数行时，其第一时钟信号输入端X连接第一时钟信号线如CLK、第二时钟信号输入端Y连接第二时钟信号线如CLB ;栅极集成驱动电路位于偶数行时，其第二时钟信号输入端Y连接第一时钟信号线、第一时钟信号输入端X连接第二时钟信号线，其中N为偶数。使用上述多行栅极集成驱动电路，可以进行双向扫描，包括如下几种情况(I)正向扫描，即从第一行扫描到最后一行，且本行栅极集成驱动电路为奇数行；启动正向扫描时，VDD提供恒定高电平，对栅极集成驱动电路的输入端输入高电平脉冲信号，通过第一 TFT的漏极对第一节点充电；第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电；第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(2)正向扫描，即从第一行扫描到最后一行，且本行栅极集成驱动电路为偶数行；启动正向扫描时，VDD提供恒定高电平，对栅极集成驱动电路的输入端输入高电平脉冲信号，通过所述第一 TFT的漏极对所述第一节点充电；第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电；第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
(3)反向扫描，即从最后一行扫描到第一行，且多行栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为奇数行；
启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电；第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(4)反向扫描，即从最后一行扫描到第一行，且栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为偶数行；启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电；第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(5)反向扫描，即从最后一行扫描到第一行，且栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为奇数行；启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对第一节点充电；第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(6)反向扫描，即从最后一行扫描到第一行，且栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为偶数行；启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电；第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。较佳的，上述低电压信号端，用于为本行栅极集成驱动电路提供恒定低电平。通过上述描述，可以看出，本发明提供的栅极集成驱动电路，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称现实，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。基于同一构想，本发明实施例提供了一种移位寄存器，包括多个上述栅极集成驱动电路，如图3所示，本行栅极集成驱动电路的输入端连接上一行栅极集成驱动电路的输出端，输出端连接下一行栅极集成驱动电路的输入端，复位端连接下一行栅极集成驱动电路的输出端。栅极集成驱动电路位于奇数行时，其第一时钟信号输入端X连接第一时钟信号线如CLK、第二时钟信号输入端Y连接第二时钟信号线如CLKB ;栅极集成驱动电路位于偶数行时，其第二时钟信号输入端Y连接第一时钟信号线、第一时钟信号输入端X连接第二时钟信号线，其中N为偶数。 下面通过具体实施例对本发明提供的移位寄存器中的栅极集成驱动电路进行详细描述，以10T1C为例，如图4所示，第一薄膜场效应晶体管TFT M1，其栅极链接本行栅极集成驱动电路的输入端INPUT，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点PU ;第二 TFT M2，其栅极链接本行栅极集成驱动电路的复位端RESET，源极连接公共连接电压VSS，漏极连接第一节点I3U ;第三TFT M3，其栅极连接第一节点PU，漏极连接第一时钟信号输入端X，源极连接输出端OUTPUT ;第四TFT M4，其栅极连接第二时钟信号输入端Y，漏极连接输出端OUTPUT，源极连接低电压信号端VGL ；电容Cl，其连接在第一节点PU和输出端OUTPUT之间；第五TFT，其漏极连接第二时钟信号输入端Y，源极与作为下拉节点的第二节点I3D连接；第六TFT M6，其漏极连接第二节点PD，栅极连接第一节点PU，源极连接低电压信号端VGL ;第七TFT M7，其栅极和漏极一起连接第二时钟信号输入端Y，源极连接第五TFTM5的栅极；第八TFT M8，其漏极连接第七TFT M7的源极，栅极连接第一节点PU，源极连接低电压信号端VGL ;第九TFT M9，其漏极连接第一节点PU，栅极连接第二节点H)，源极连接低电压信号端VGL ;第十TFT M10，其漏极连接输出端OUTPUT，栅极连接第二节点H)，源极连接低电压信号端。其中，TFT M3的漏极为第一时钟信号输入端X，TFT M5的漏极为第二时钟信号输入端Y。本行为奇数行时，第一时钟信号输入端X连接第一时钟信号线CLK，第二时钟信号输入端Y连接第二时钟信号线CLKB。本行为偶数行时，第一时钟信号输入端X连接第二时钟信号线CLKB，第二时钟信号输入端Y连接第一时钟信号线CLK。如图5所示，为本行栅极集成驱动电路在移位寄存器中为奇数行、正向扫描时各个输入信号端点的电压时序图，可见进行正向扫描(从第一行到最后一行)时，VDD提供恒定高电压，VSS提供恒定低电压，在输入端INPUT输入高电平脉冲信号，使得Ml导通，进而对电压控制母线PU节点充电；然后第一时钟信号输入端X输入第一时钟信号线CLK提供的高电平时钟信号，使得M3导通，控制输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到PU节点处，进一步提高PU节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，复位端RESET为高电平，使得M2导通，对PU节点进行放电；同时第二时钟信号输入端Y输入第二时钟信号线CLKB提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对TO节点充电，进而控制I3D节点对应的下拉M9对PU节点进行放电，控制I3D节点对应的下拉TFTMlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。如图6所示，为本行栅极集成驱动电路在移位寄存器中为偶数行、正向扫描时各个端点的电压时序图，可见进行正向扫描(从第一行到最后一行)时，VDD提供恒定高电压，VSS提供恒定低电压，在输入端INPUT输入高电平脉冲信号，使得Ml导通，进而对I3U节点充电；然后第一时钟信号输入端X输入第二时钟信号线CLKB提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点ro的电压拉低至低电压信号端VGL的电压。然后，复位端RESET为高电平，使得M2导通，对PU节点进行放电；同时第二时钟信号输入端Y输入第一时钟信号线CLK提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对节点充电，进而控制I3D节点对应的下拉TFT M9对PU节点进行放电，控制I3D节点对应的下拉MlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点PU放电。如图7所示，为在移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为奇数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端RESET输入高电平脉冲信号，使得M2导通，进而对PU节点充电；然后第一时钟信号输入端X输入第一时钟信号线CLK提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，输入端INPUT为高电平，使得Ml导通，对I3U节点进行放电；同时第二时钟信号输入端Y输入第二时钟信号线CLKB提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对ro节点充电，进而控制I3D节点对应的下拉M9对PU节点进行放电，控制PD节点对应的MlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。如图8所示，为多行在移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为偶数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端RESET输入高电平脉冲信号，使得M2导通，进而对节点充电；然后第一时钟信号输入端X输入第二时钟信号线CLKB提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，输入端INPUT为高电平，使得Ml导通，对I3U节点进行放电；同时第二时钟信号输入端Y输入第一时钟信号线CLK提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对ro节点充电，进而控制ro节点对应的M9对PU节点进行放电，控制ro节点对应的Mio对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。如图9所示，为在移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为奇数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端RESET输 入高电平脉冲信号，使得M2导通，进而对节点充电；然后第一时钟信号输入端X输入第一时钟信号线CLK提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点ro的电压拉低至低电压信号端VGL的电压。然后，输入端INPUT为高电平，使得Ml导通，对I3U节点进行放电；同时第二时钟信号输入端Y输入第二时钟信号线CLKB提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对ro节点充电，进而控制ro节点对应的M9对PU节点进行放电，控制ro节点对应的Mio对输出端OUTPUT进行放电。并通过M7、M8对所述第一 节点I3U放电。如图10所示，为在移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为偶数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端输入高电平脉冲信号，使得M2导通，进而对节点充电；然后第一时钟信号输入端输入第二时钟信号线CLKB提供的高电平时钟信号，使得M3导通，此时输出端输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，输入端为高电平，使得Ml导通，对PU节点进行放电；同时第二时钟信号输入端输入第一时钟信号线CLK提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对TO节点充电，进而控制ro节点对应的M9对PU节点进行放电，控制ro节点对应的MlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。通过上述描述，可以看出，本发明提供的栅极集成驱动电路，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称现实，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。基于同一构想，本发明实施例提供了一种显示屏，包括上述移位寄存器和阵列基板；所述移位寄存器的信号输出端连接所述阵列基板的栅线。通过上述描述，可以看出，本发明实施例提供的栅极集成驱动电路、移位寄存器及显示屏，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称现实，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种栅极集成驱动电路，其特征在于，包括 第一薄膜场效应晶体管TFT，其栅极链接所述本行栅极集成驱动电路的输入端，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点； 第二 TFT，其栅极链接所述本行栅极集成驱动电路的复位端，源极连接公共连接电压VSS，漏极连接所述第一节点； 第三TFT，其栅极连接所述第一节点，漏极连接第一时钟信号输入端，源极连接输出端; 第四TFT，其栅极连接第二时钟信号输入端，漏极连接输出端，源极连接低电压信号端; 电容，其连接在所述第一节点和输出端之间； 下拉模块，连接在第一时钟信号输入端、第二时钟信号输入端、第一节点和输出端之间，并与低电平信号端连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点和输出端为低电平。
2.如权利要求I所述的栅极集成驱动电路，其特征在于，所述下拉模块包括 第五TFT，其漏极连接第二时钟信号输入端，源极与作为下拉节点的第二节点连接； 第六TFT，其漏极连接所述第二节点，栅极连接所述第一节点，源极连接低电压信号端; 第七TFT，其栅极和漏极一起连接第二时钟信号输入端，源极连接所述第五TFT的栅极； 第八TFT，其漏极连接所述第七TFT的源极，栅极连接所述第一节点，源极连接低电压信号端； 第九TFT，其漏极连接所述第一节点，栅极连接所述第二节点，源极连接低电压信号端; 第十TFT，其漏极连接所述输出端，栅极连接所述第二节点，源极连接低电压信号端。
3.如权利要求I所述的栅极集成驱动电路，其特征在于，所述栅极集成驱动电路位于奇数行时，其第一时钟信号输入端连接第一时钟信号线、第二时钟信号输入端连接第二时钟信号线； 所述栅极集成驱动电路位于偶数行时，其第二时钟信号输入端连接第一时钟信号线、第一时钟信号输入端连接第二时钟信号线。
4.如权利要求3所述的栅极集成驱动电路，其特征在于，启动正向扫描时，所述VDD提供恒定高电平，对所述栅极集成驱动电路的输入端输入高电平脉冲信号，通过所述第一 TFT的漏极对所述第一节点充电； 第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平； 所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
5.如权利要求3所述的栅极集成驱动电路，其特征在于，启动正向扫描时，所述VDD提供恒定高电平，对栅极集成驱动电路的输入端输入高电平脉冲信号，通过所述第一 TFT的漏极对所述第一节点充电； 第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平； 所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
6.如权利要求3所述的栅极集成驱动电路，其特征在于，启动反向扫描时，所述VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电； 第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
7.如权利要求3所述的栅极集成驱动电路，其特征在于，启动反向扫描时，所述VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电； 第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
8.—种移位寄存器，其特征在于，包括多个如权利要求1-7中任一所述的栅极集成驱动电路，本行栅极集成驱动电路的输入端连接上一行栅极集成驱动电路的输出端，输出端连接下一行栅极集成驱动电路的输入端，复位端连接下一行栅极集成驱动电路的输出端。
9.一种显示屏，其特征在于，包括如权利要求8所述的移位寄存器和阵列基板； 所述移位寄存器的信号输出端连接所述阵列基板的栅线。
全文摘要
本发明实施例涉及液晶显示技术领域，特别涉及一种栅极集成驱动电路、移位寄存器及显示屏，该栅极集成驱动电路包括第一薄膜晶体管TFT、第二TFT、第三TFT、第四TFT、电容和下拉模块，该下拉模块，连接在第一时钟信号输入端、第二时钟信号输入端、第一节点和输出端之间，并与低电平信号端连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点和输出端为低电平。这样，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称实现，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。
文档编号G09G3/36GK102629444SQ201110241400
公开日2012年8月8日 申请日期2011年8月22日 优先权日2011年8月22日
发明者陈希 申请人:北京京东方光电科技有限公司
技术领域：
本发明涉及液晶显示技术领域，特别涉及一种栅极集成驱动电路、移位寄存器及
显示屏。
背景技术：
GOA (Gate Drive on Array,栅极集成驱动)，是指将 LCD (Liquid CrystalDisplay，液晶显示)面板的栅极驱动集成在玻璃基板上。然后GOA电路与阵列基板的栅线连接，作为移位寄存器控制栅线信号。将相比传统的COF(Chip On Film，覆晶薄膜)和COG (Chip On Glass，直接绑定玻璃上)工艺，GOA技术不仅节省了成本。但是，现有技术中GOA面板扫描方向只能是单一方向，如从上至下进行扫描或者从下至上进行扫描，如图I所示，为现有技术中一种单向扫描的GOA电路，其工作原理为输入端INPUT信号为高电平时，TFT (Thin Film Transistor，薄膜场效应晶体管)Ml开启，对I3U节点充电；当时钟信号CLK为高电平时，M3导通、输出端OUTPUT输出CLK的脉冲信号；同时通过电容Cl的Bootstrapping作用将PU节点进一步拉高；之后复位端RESET为高电平，将TFT M2和M4打开，对I3U节点和OUTPUT放电；接下来，通过时钟信号CLKB控制节点，对I3U节点和OUTPUT进行放电，保证了在该行非工作时间内不会有发生噪声。当使用这样的面板与系统端搭配使用时，由于不同系统端的IC存在差异(IC向上或者向下)，有时需要再通过调试软件来使图像倒转，造成了很多不便。
发明内容
本发明实施例提供的一种栅极集成驱动电路、移位寄存器及显示屏，可以实现GOA电路的双向扫描，并确保栅极集成驱动电路的稳定性。本发明实施例提供的一种栅极集成驱动电路，包括第一薄膜场效应晶体管TFT，其栅极链接所述本行栅极集成驱动电路的输入端，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点；第二 TFT，其栅极链接所述本行栅极集成驱动电路的复位端，源极连接公共连接电压VSS，漏极连接所述第一节点；第三TFT，其栅极连接所述第一节点，漏极连接第一时钟信号输入端，源极连接输出端；第四TFT，其栅极连接第二时钟信号输入端，漏极连接输出端，源极连接低电压信号端;电容，其连接在所述第一节点和输出端之间；下拉模块，连接在第一时钟信号输入端、第二时钟信号输入端、第一节点和输出端之间，并与低电平信号端连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点和输出端为低电平。本发明实施例提供了一种移位寄存器，包括多个上述栅极集成驱动电路，本行栅极集成驱动电路的输入端连接上一行栅极集成驱动电路的输出端，输出端连接下一行栅极集成驱动电路的输入端，复位端连接下一行栅极集成驱动电路的输出端。本发明实施例提供了一种显示屏，包括上述移位寄存器和阵列基板；所述移位寄存器的信号输出端连接所述阵列基板的栅线。本发明实施例提供的栅极集成驱动电路、移位寄存器及显示屏，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称实现，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。
图I为现有技术中GOA电路的示意图；图2为本发明实施例中栅极集成驱动电路的结构示意图；图3为本发明另一实施例中移位寄存器的结构不意图；图4为本发明实施例中本行栅极集成驱动电路的具体结构示意图；图5为本发明实施例中本行栅极集成驱动电路为奇数行、正向扫描时各个端点的电压时序图；图6为本发明实施例中本行栅极集成驱动电路为偶数行、正向扫描时各个端点的电压时序图；图7为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为奇数行、反向扫描时各个端点的电压时序图；图8为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为偶数行、反向扫描时各个端点的电压时序图；图9为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为奇数行、反向扫描时各个端点的电压时序图；图10为本发明实施例中移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为偶数行、反向扫描时各个端点的电压时序图。
具体实施例方式下面结合说明书附图对本发明实施例作进一步详细描述。本发明实施例提供了一种多行栅极集成驱动电路，如图2所示，本行栅极集成驱动电路包括第一薄膜场效应晶体管TFT Ml，其栅极链接所述本行栅极集成驱动电路的输入端INPUT，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点PU ；第二TFT M2，其栅极链接所述本行栅极集成驱动电路的复位端RESET，源极连接公共连接电压VSS，漏极连接所述第一节点PU ；第三TFT M3，其栅极连接所述第一节点PU，漏极连接第一时钟信号输入端X，源极连接输出端OUTPUT ；第四TFT M4，其栅极连接第二时钟信号输入端Y，漏极连接输出端OUTPUT，源极连接低电压信号端VGL ；电容Cl，其连接在所述第一节点PU和输出端OUTPUT之间；
下拉模块11，连接在第一时钟信号输入端X、第二时钟信号输入端Y、第一节点PU和输出端OUTPUT之间，并与低电平信号端VGL连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点I3U和输出端OUTPUT为低电平。其中，该下拉模块11包括第五TFT，其漏极连接第二时钟信号输入端，源极与作为下拉节点的第二节点连接；第六TFT，其漏极连接所述第二节点，栅极连接所述第一节点，源极连接低电压信号端; 第七TFT，其栅极和漏极一起连接第二时钟信号输入端，源极连接所述第五TFT的栅极；第八TFT，其漏极连接所述第七TFT的源极，栅极连接所述第一节点，源极连接低电压信号端；第九TFT，其漏极连接所述第一节点，栅极连接所述第二节点，源极连接低电压信号端;第十TFT，其漏极连接所述输出端，栅极连接所述第二节点，源极连接低电压信号端。较佳的，栅极集成驱动电路位于奇数行时，其第一时钟信号输入端X连接第一时钟信号线如CLK、第二时钟信号输入端Y连接第二时钟信号线如CLB ;栅极集成驱动电路位于偶数行时，其第二时钟信号输入端Y连接第一时钟信号线、第一时钟信号输入端X连接第二时钟信号线，其中N为偶数。使用上述多行栅极集成驱动电路，可以进行双向扫描，包括如下几种情况(I)正向扫描，即从第一行扫描到最后一行，且本行栅极集成驱动电路为奇数行；启动正向扫描时，VDD提供恒定高电平，对栅极集成驱动电路的输入端输入高电平脉冲信号，通过第一 TFT的漏极对第一节点充电；第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电；第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(2)正向扫描，即从第一行扫描到最后一行，且本行栅极集成驱动电路为偶数行；启动正向扫描时，VDD提供恒定高电平，对栅极集成驱动电路的输入端输入高电平脉冲信号，通过所述第一 TFT的漏极对所述第一节点充电；第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电；第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
(3)反向扫描，即从最后一行扫描到第一行，且多行栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为奇数行；
启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电；第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(4)反向扫描，即从最后一行扫描到第一行，且栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为偶数行；启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电；第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(5)反向扫描，即从最后一行扫描到第一行，且栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为奇数行；启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对第一节点充电；第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。(6)反向扫描，即从最后一行扫描到第一行，且栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为偶数行；启动反向扫描时，VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电；第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压；所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电；第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。较佳的，上述低电压信号端，用于为本行栅极集成驱动电路提供恒定低电平。通过上述描述，可以看出，本发明提供的栅极集成驱动电路，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称现实，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。基于同一构想，本发明实施例提供了一种移位寄存器，包括多个上述栅极集成驱动电路，如图3所示，本行栅极集成驱动电路的输入端连接上一行栅极集成驱动电路的输出端，输出端连接下一行栅极集成驱动电路的输入端，复位端连接下一行栅极集成驱动电路的输出端。栅极集成驱动电路位于奇数行时，其第一时钟信号输入端X连接第一时钟信号线如CLK、第二时钟信号输入端Y连接第二时钟信号线如CLKB ;栅极集成驱动电路位于偶数行时，其第二时钟信号输入端Y连接第一时钟信号线、第一时钟信号输入端X连接第二时钟信号线，其中N为偶数。 下面通过具体实施例对本发明提供的移位寄存器中的栅极集成驱动电路进行详细描述，以10T1C为例，如图4所示，第一薄膜场效应晶体管TFT M1，其栅极链接本行栅极集成驱动电路的输入端INPUT，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点PU ;第二 TFT M2，其栅极链接本行栅极集成驱动电路的复位端RESET，源极连接公共连接电压VSS，漏极连接第一节点I3U ;第三TFT M3，其栅极连接第一节点PU，漏极连接第一时钟信号输入端X，源极连接输出端OUTPUT ;第四TFT M4，其栅极连接第二时钟信号输入端Y，漏极连接输出端OUTPUT，源极连接低电压信号端VGL ；电容Cl，其连接在第一节点PU和输出端OUTPUT之间；第五TFT，其漏极连接第二时钟信号输入端Y，源极与作为下拉节点的第二节点I3D连接；第六TFT M6，其漏极连接第二节点PD，栅极连接第一节点PU，源极连接低电压信号端VGL ;第七TFT M7，其栅极和漏极一起连接第二时钟信号输入端Y，源极连接第五TFTM5的栅极；第八TFT M8，其漏极连接第七TFT M7的源极，栅极连接第一节点PU，源极连接低电压信号端VGL ;第九TFT M9，其漏极连接第一节点PU，栅极连接第二节点H)，源极连接低电压信号端VGL ;第十TFT M10，其漏极连接输出端OUTPUT，栅极连接第二节点H)，源极连接低电压信号端。其中，TFT M3的漏极为第一时钟信号输入端X，TFT M5的漏极为第二时钟信号输入端Y。本行为奇数行时，第一时钟信号输入端X连接第一时钟信号线CLK，第二时钟信号输入端Y连接第二时钟信号线CLKB。本行为偶数行时，第一时钟信号输入端X连接第二时钟信号线CLKB，第二时钟信号输入端Y连接第一时钟信号线CLK。如图5所示，为本行栅极集成驱动电路在移位寄存器中为奇数行、正向扫描时各个输入信号端点的电压时序图，可见进行正向扫描(从第一行到最后一行)时，VDD提供恒定高电压，VSS提供恒定低电压，在输入端INPUT输入高电平脉冲信号，使得Ml导通，进而对电压控制母线PU节点充电；然后第一时钟信号输入端X输入第一时钟信号线CLK提供的高电平时钟信号，使得M3导通，控制输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到PU节点处，进一步提高PU节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，复位端RESET为高电平，使得M2导通，对PU节点进行放电；同时第二时钟信号输入端Y输入第二时钟信号线CLKB提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对TO节点充电，进而控制I3D节点对应的下拉M9对PU节点进行放电，控制I3D节点对应的下拉TFTMlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。如图6所示，为本行栅极集成驱动电路在移位寄存器中为偶数行、正向扫描时各个端点的电压时序图，可见进行正向扫描(从第一行到最后一行)时，VDD提供恒定高电压，VSS提供恒定低电压，在输入端INPUT输入高电平脉冲信号，使得Ml导通，进而对I3U节点充电；然后第一时钟信号输入端X输入第二时钟信号线CLKB提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点ro的电压拉低至低电压信号端VGL的电压。然后，复位端RESET为高电平，使得M2导通，对PU节点进行放电；同时第二时钟信号输入端Y输入第一时钟信号线CLK提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对节点充电，进而控制I3D节点对应的下拉TFT M9对PU节点进行放电，控制I3D节点对应的下拉MlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点PU放电。如图7所示，为在移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为奇数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端RESET输入高电平脉冲信号，使得M2导通，进而对PU节点充电；然后第一时钟信号输入端X输入第一时钟信号线CLK提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，输入端INPUT为高电平，使得Ml导通，对I3U节点进行放电；同时第二时钟信号输入端Y输入第二时钟信号线CLKB提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对ro节点充电，进而控制I3D节点对应的下拉M9对PU节点进行放电，控制PD节点对应的MlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。如图8所示，为多行在移位寄存器中栅极集成驱动电路的总行数为奇数、本行栅极集成驱动电路为偶数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端RESET输入高电平脉冲信号，使得M2导通，进而对节点充电；然后第一时钟信号输入端X输入第二时钟信号线CLKB提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，输入端INPUT为高电平，使得Ml导通，对I3U节点进行放电；同时第二时钟信号输入端Y输入第一时钟信号线CLK提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对ro节点充电，进而控制ro节点对应的M9对PU节点进行放电，控制ro节点对应的Mio对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。如图9所示，为在移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为奇数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端RESET输 入高电平脉冲信号，使得M2导通，进而对节点充电；然后第一时钟信号输入端X输入第一时钟信号线CLK提供的高电平时钟信号，使得M3导通，此时输出端OUTPUT输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点ro的电压拉低至低电压信号端VGL的电压。然后，输入端INPUT为高电平，使得Ml导通，对I3U节点进行放电；同时第二时钟信号输入端Y输入第二时钟信号线CLKB提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对ro节点充电，进而控制ro节点对应的M9对PU节点进行放电，控制ro节点对应的Mio对输出端OUTPUT进行放电。并通过M7、M8对所述第一 节点I3U放电。如图10所示，为在移位寄存器中栅极集成驱动电路的总行数为偶数、本行栅极集成驱动电路为偶数行、反向扫描时各个输入信号端点的电压时序图，可见进行反向扫描(从最后一行到第一行)时，VDD提供恒定低电压，VSS提供恒定高电压，在复位端输入高电平脉冲信号，使得M2导通，进而对节点充电；然后第一时钟信号输入端输入第二时钟信号线CLKB提供的高电平时钟信号，使得M3导通，此时输出端输出高电平，同时电容Cl储蓄的电荷转移到I3U节点处，进一步提高I3U节点处的电压。同时，I3U节点电压升高使得M6导通，进而将第二节点的电压拉低至低电压信号端VGL的电压。然后，输入端为高电平，使得Ml导通，对PU节点进行放电；同时第二时钟信号输入端输入第一时钟信号线CLK提供的高电平时钟信号，使得M4导通，对输出端OUTPUT进行放电；而且使得M5导通，对TO节点充电，进而控制ro节点对应的M9对PU节点进行放电，控制ro节点对应的MlO对输出端OUTPUT进行放电。并通过M7、M8对所述第一节点I3U放电。通过上述描述，可以看出，本发明提供的栅极集成驱动电路，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称现实，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。基于同一构想，本发明实施例提供了一种显示屏，包括上述移位寄存器和阵列基板；所述移位寄存器的信号输出端连接所述阵列基板的栅线。通过上述描述，可以看出，本发明实施例提供的栅极集成驱动电路、移位寄存器及显示屏，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称现实，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种栅极集成驱动电路，其特征在于，包括 第一薄膜场效应晶体管TFT，其栅极链接所述本行栅极集成驱动电路的输入端，漏极连接电源电压VDD，源极连接作为上拉节点的第一节点； 第二 TFT，其栅极链接所述本行栅极集成驱动电路的复位端，源极连接公共连接电压VSS，漏极连接所述第一节点； 第三TFT，其栅极连接所述第一节点，漏极连接第一时钟信号输入端，源极连接输出端; 第四TFT，其栅极连接第二时钟信号输入端，漏极连接输出端，源极连接低电压信号端; 电容，其连接在所述第一节点和输出端之间； 下拉模块，连接在第一时钟信号输入端、第二时钟信号输入端、第一节点和输出端之间，并与低电平信号端连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点和输出端为低电平。
2.如权利要求I所述的栅极集成驱动电路，其特征在于，所述下拉模块包括 第五TFT，其漏极连接第二时钟信号输入端，源极与作为下拉节点的第二节点连接； 第六TFT，其漏极连接所述第二节点，栅极连接所述第一节点，源极连接低电压信号端; 第七TFT，其栅极和漏极一起连接第二时钟信号输入端，源极连接所述第五TFT的栅极； 第八TFT，其漏极连接所述第七TFT的源极，栅极连接所述第一节点，源极连接低电压信号端； 第九TFT，其漏极连接所述第一节点，栅极连接所述第二节点，源极连接低电压信号端; 第十TFT，其漏极连接所述输出端，栅极连接所述第二节点，源极连接低电压信号端。
3.如权利要求I所述的栅极集成驱动电路，其特征在于，所述栅极集成驱动电路位于奇数行时，其第一时钟信号输入端连接第一时钟信号线、第二时钟信号输入端连接第二时钟信号线； 所述栅极集成驱动电路位于偶数行时，其第二时钟信号输入端连接第一时钟信号线、第一时钟信号输入端连接第二时钟信号线。
4.如权利要求3所述的栅极集成驱动电路，其特征在于，启动正向扫描时，所述VDD提供恒定高电平，对所述栅极集成驱动电路的输入端输入高电平脉冲信号，通过所述第一 TFT的漏极对所述第一节点充电； 第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平； 所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
5.如权利要求3所述的栅极集成驱动电路，其特征在于，启动正向扫描时，所述VDD提供恒定高电平，对栅极集成驱动电路的输入端输入高电平脉冲信号，通过所述第一 TFT的漏极对所述第一节点充电； 第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平； 所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定低电平，所述第二 TFT栅极连接的所述复位端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
6.如权利要求3所述的栅极集成驱动电路，其特征在于，启动反向扫描时，所述VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电； 第一时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
7.如权利要求3所述的栅极集成驱动电路，其特征在于，启动反向扫描时，所述VDD提供恒定低电平，对栅极集成驱动电路的复位端输入高电平脉冲信号，通过所述第二 TFT的源极对所述第一节点充电； 第一时钟信号输入端接收第二时钟信号线提供的高电平时钟信号，通过所述第三TFT控制所述输出端输出高电平；所述第六TFT导通，将所述第二节点的电压拉低至低电压信号端的电压； 所述VSS提供恒定高电平，所述第一 TFT栅极连接的所述输入端为高电平，对所述第一节点放电； 第二时钟信号输入端接收第一时钟信号线提供的高电平时钟信号，通过所述第四TFT对所述输出端放电；通过所述第五TFT对所述第二节点充电，控制第九TFT对所述第一节点放电，控制所述第十TFT对输出端放电；通过所述第七TFT、第八TFT对所述第一节点放电。
8.—种移位寄存器，其特征在于，包括多个如权利要求1-7中任一所述的栅极集成驱动电路，本行栅极集成驱动电路的输入端连接上一行栅极集成驱动电路的输出端，输出端连接下一行栅极集成驱动电路的输入端，复位端连接下一行栅极集成驱动电路的输出端。
9.一种显示屏，其特征在于，包括如权利要求8所述的移位寄存器和阵列基板； 所述移位寄存器的信号输出端连接所述阵列基板的栅线。
全文摘要
本发明实施例涉及液晶显示技术领域，特别涉及一种栅极集成驱动电路、移位寄存器及显示屏，该栅极集成驱动电路包括第一薄膜晶体管TFT、第二TFT、第三TFT、第四TFT、电容和下拉模块，该下拉模块，连接在第一时钟信号输入端、第二时钟信号输入端、第一节点和输出端之间，并与低电平信号端连接，用于在所述本行栅极集成驱动电路的非工作时间内维持所述第一节点和输出端为低电平。这样，通过将栅极集成驱动电路中输入端和复位端的功能设计为对称实现，使得栅极集成驱动电路可以实现双向扫描，而且并未改变节点的充放电特性，确保了电路的信赖性和稳定性。
文档编号G09G3/36GK102629444SQ201110241400
公开日2012年8月8日 申请日期2011年8月22日 优先权日2011年8月22日
发明者陈希 申请人:北京京东方光电科技有限公司
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