栅极驱动单元及栅极驱动电路的制作方法
专利名称：栅极驱动单元及栅极驱动电路的制作方法
技术领域：
本发明涉及显示技术领域，特别是涉及一种用于平面显示装置的栅极驱动电路及其栅极驱动单元。
背景技术：
平面显示装置，例如液晶显示装置(liquid crystal display，L⑶)具有轻薄、节能、无辐射等诸多优点，因此其已经逐渐取代传统的阴极射线管(cathode ray tube, CRT) 显示装置，成为显示装置的主流。目前液晶显示装置已经广泛地应用在数字电视、计算机、 个人数字助理、移动电话以及数码相机等各类电子设备中。以薄膜晶体管(thin film transistor, TFT)液晶显示装置为例，其主要包括液晶显示面板和驱动电路。其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线相互交叉而形成一个像素单元。每一个像素单元分别包括一个薄膜晶体管以及一个像素电极。驱动电路包括栅极驱动电路和源极驱动电路，分别与液晶显示面板内部的栅极线和数据线电性连接。现有的液晶显示装置的基本工作原理为由栅极驱动电路输出栅极驱动信号，以依序将每一行栅极线所电连接的薄膜晶体管打开，然后由源极驱动电路将对应的数据电压通过开启的薄膜晶体管而分别传递至该行的像素单元中的像素电极上，从而使该行的像素单元显示不同的灰阶。当该行的像素单元接收完数据电压时，栅极驱动电路将该行栅极线所电连接的薄膜晶体管关闭，然后将下一行栅极线所电连接的薄膜晶体管打开，再由源极驱动电路将对应的数据电压传递至该行的像素单元中，…，依次类推。当最后一行的像素单元接收完数据电压后，则又重新从第一行开始接收对应的数据电压。此技术一般称为逐行扫描技术。现有已知的栅极驱动电路出于电路复杂程度的考量，一般采用二阶驱动方法。在二阶驱动电路及其驱动方法中，由于薄膜晶体管的栅极(gate)与漏极(drain)之间存在寄生电容Cgd，因此其会产生馈通(feed through)电压，而馈通电压(通常用Vth表示)的存在则会导致液晶显示装置的显示画面产生闪烁(flicker)现象，不利用液晶显示装置的显示效果。因此亟待需要提出一种解决上述缺陷的方法。
发明内容
本发明的目的在于，克服现有的栅极驱动单元及栅极驱动电路存在的缺陷，而提供一种新的栅极驱动单元以及栅极驱动电路，所要解决的技术问题是避免采用上述栅极驱动电路的液晶显示装置显示画面产生闪烁现象的缺陷。本发明的目的及解决其技术问题是采用以下技术方案来实现的。本发明提供一种栅极驱动单元，用于输出一个栅极驱动信号以驱动一条对应的栅极线。该栅极驱动单元包括锁存器、高电平产生模组、第一低电平产生模组、第二低电平产生模组以及耦合电容。该锁存器包括第一输入端、第二输入端和输出端，其中该第一输入端接收起始驱动信号或者上一级栅极驱动单元所输出的上一级栅极驱动信号，而该第二输入端接收下一级栅极驱动单元所输出的下一级栅极驱动信号。该高电平产生模组包括控制端、输入端和输出端，其中该控制端电性连接该锁存器的该输出端，该输入端接收第一时钟信号。该第一低电平产生模组包括控制端、输入端和输出端，其中该控制端接收该下一级栅极驱动单元所输出的该下一级栅极驱动信号，该输入端接收第一低电平。该第二低电平产生模组包括控制端、输入端和输出端，其中该控制端接收第二时钟信号，该输入端接收第二低电平。该耦合电容并联在该锁存器的该输出端与该高电平产生模组的该输出端之间。其中，该高电平产生模组的该输出端、该第一低电平产生模组的该输出端以及该第二低电平产生模组的该输出端电性连接在一起以作为该栅极驱动单元的输出端从而输出该栅极驱动信号；该栅极驱动信号具有该高电平产生模组所产生的高电平、该第一低电平产生模组所产生的该第一低电平以及该第二低电平产生模组所产生的该第二低电平，且该第一低电平小于该第二低电平以产生回拉电压。优选地，该第一时钟信号和该第二时钟信号分别由该高电平和该第二低电平所组成，且该高电平产生模组所产生的该高电平由该第一时钟信号的该高电平所提供。优选地，该栅极驱动信号处于该第一低电平的第三时段由该第一时钟信号和该第二时钟信号中的该高电平所对应的第二时段和第四时段之间的时间差而决定。优选地，该高电平产生模组包括第一开关元件，该第一开关元件包括第一控制端、 第一连接端和第二连接端，其中该第一控制端作为该高电平产生模组的该控制端，该第一连接端作为该高电平产生模组的该输入端，而该第二连接端作为该高电平产生模组的该输出端。该第一低电平产生模组包括第二开关元件，该第二开关元件包括第二控制端、第三连接端和第四连接端，其中该第二控制端作为该第一低电平产生模组的该控制端，该第三连接端作为该第一低电平产生模组的该输入端，而该第四连接端作为该第一低电平产生模组的该输出端。该第二低电平产生模组包括第三开关元件，该第三开关元件包括第三控制端、 第五连接端和第六连接端，其中该第三控制端作为该第二低电平产生模组的该控制端，该第五连接端作为该第二低电平产生模组的该输入端，而该第六连接端作为该第二低电平产生模组的该输出端。优选地，该锁存器包括第四开关元件以及第五开关元件，该第四开关元件包括第四控制端、第七连接端和第八连接端，其中该第四控制端作为该锁存器的该第一输入端，该第七连接端电性连接该第四控制端。该第五开关元件包括第五控制端、第九连接端和第十连接端，其中该第五控制端电性作为该锁存器的该第二输入端，第九连接端接收该第一低电平，而该第十连接端电性连接该第四开关元件的该第八连接端且其间的电连接点作为该锁存器的该输出端。优选地，该栅极驱动单元进一步包括第六开关元件，其包括第六控制端、第十一连接端和第十二连接端，其中该第六控制端与第一开关元件的第一连接端电性连接，该第十一连接端电性连接该锁存器的该输出端，该第十二连接端电性连接该栅极驱动单元的该输出端。优选地，该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍。该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平， 而该第十四连接端电性连接该栅极驱动单元的该输出端。优选地，该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍。该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平， 而该第十六连接端电性连接该栅极驱动单元的该输出端。优选地，该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍。该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平， 而该第十四连接端电性连接该栅极驱动单元的该输出端。且该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平，而该第十六连接端电性连接该栅极驱动单元的该输出端。本发明还提供一种栅极驱动电路，包括多级串联的栅极驱动单元，每一级的栅极驱动单元为如上所述的栅极驱动单元。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明栅极驱动单元以及栅极驱动电路至少具有下列优点及有益效果
本发明的栅极驱动单元以及栅极驱动电路所输出的栅极驱动信号是由高电平、第一低电平以及第二低电平所构成，而第一低电平与第二低电平之间的电压差可产生回拉电压， 以有效补偿对应栅极线上寄生电容所导致的馈通电压，从而有效地避免液晶显示装置在显示画面时所产生的闪烁现象。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1为本发明一较佳实施例所揭示的一种栅极驱动电路的方块示意图。图2为图1所揭示的栅极驱动电路中的每一级栅极驱动单元的示意图。图3为图2所示的栅极驱动单元在一较佳实施例中的具体电路示意图。图4为栅极驱动单元中各信号的时序图。图5为图2所示的栅极驱动单元在另一较佳实施例中的具体电路示意图。图6为图2所示的栅极驱动单元在又一较佳实施例中的具体电路示意图。图7为图2所示的栅极驱动单元在再一较佳实施例中的具体电路示意图。
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的栅极驱动单元以及栅极驱动电路其具体实施方式
、方法、步骤、结构、特征及其功效，详细说明如下。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。图1为本发明一较佳实施例所揭示的一种栅极驱动电路的方块示意图。如图1所示，本发明的栅极驱动电路100包括多级串联的栅极驱动单元110，其中，每一级栅极驱动单元110的输出端电性连接一条对应的栅极线以驱动该对应的栅极线，例如，第η级栅极驱动单元的输出端电性连接对应的栅极线&1，以利用其输出端所输出的栅极驱动信号Vgn来控制与栅极线电性连接的薄膜晶体管的开启和关闭。此外，每一级栅极驱动单元110接收起始驱动信号STV或者上一级栅极驱动单元的输出端所输出的上一级栅极驱动信号。具体地，第一级栅极驱动单元110接收起始信号 STV，而非第一级的第η级栅极驱动单元110接收第(η-1)级栅极驱动单元110的输出端所输出的第(η-1)级栅极驱动信号Vg(n-l)(即上一级栅极驱动单元的输出端所输出的上一级栅极驱动信号)，以根据起始驱动信号STV或者第(η-1)级栅极驱动信号Vg (η-1)而确定其是否工作。图2为图1所揭示的栅极驱动电路中的每一级栅极驱动单元的示意图。如图2所示，本发明的栅极驱动单元110包括锁存器111、高电平产生模组112、第一低电平产生模组 113、第二低电平产生模组114以及耦合电容115。锁存器111可为SR锁存器，其包括第一输入端kt、第二输入端Reset和输出端Q，其中第一输入端Set接收起始驱动信号STV或者上一级(即第(η-1)级，η ^ 2)栅极驱动单元所输出的上一级栅极驱动信号Vg(n-l)， 而第二输入端Reset接收下一级(即第(n+1)级)栅极驱动单元所输出的下一级栅极驱动信号Vg(n+1)。高电平产生模组112包括控制端、输入端和输出端，其中控制端电性连接锁存器111的输出端Q，而输入端接收第一时钟信号CLK1。第一低电平产生模组113包括控制端、输入端和输出端，其中控制端接收下一级栅极驱动单元所输出的下一级栅极驱动信号Vg (n+1)，输入端接收第一低电平Vgl 1。第二低电平产生模组114包括控制端、输入端和输出端，其中控制端接收第二时钟信号CLK2，输入端接收第二低电平Vgl。高电平产生模组 112的输出端、第一低电平产生模组113的输出端以及第二低电平产生模组114的输出端电性连接在一起以作为栅极驱动单元110的输出端D从而输出栅极驱动信号Vgn。耦合电容 115并联在锁存器111的输出端Q与栅极驱动单元110的输出端D之间。图3为图2所示的栅极驱动单元在一较佳实施例中的具体电路示意图，而图4为上述栅极驱动单元中各信号的时序图。如图2-3所示，高电平产生模组112可利用第一开关元件而实现，如晶体管Tl，在此，晶体管Tl的栅极(即第一开关元件的第一控制端)作为高电平产生模组112的控制端，晶体管Tl的源极(即第一开关元件的第一连接端)作为高电平产生模组112的输入端，而晶体管Tl的漏极(即第一开关元件的第二连接端)作为高电平产生模组112的输出端。
第一低电平产生模组113可利用第二开关元件而实现，如晶体管T2，在此，晶体管 T2的栅极(即第二开关元件的第二控制端)作为第一低电平产生模组113的控制端，晶体管T2的源极(即第二开关元件的第三连接端)作为第一低电平产生模组113的输入端，而晶体管T2的漏极(即第二开关元件的第四连接端)作为第一低电平产生模组113的输出端。第二低电平产生模组114可利用第三开关元件而实现，如晶体管T3，在此，晶体管 T3的栅极(即第三开关元件的第三控制端)作为第二低电平产生模组114的控制端，晶体管T3的源极(即第三开关元件的第五连接端)作为第二低电平产生模组114的输入端，而晶体管T3的漏极(即第三开关元件的第六连接端)作为第二低电平产生模组114的输出端。锁存器111包括第四开关元件以及第五开关元件，其中第四开关元件可利用晶体管T4而实现，第五开关元件可利用晶体管T5而实现。在此，晶体管T4的栅极(即第四开关元件的第四控制端)作为锁存器111的第一输入端Set,晶体管T5的栅极(即第五开关元件的第五控制端)作为锁存器111的第二输入端Reset。此外，晶体管T4的源极(即第四开关元件的第七连接端)电性连接其栅极，而其漏极(即第四开关元件的第八连接端) 与晶体管T5的漏极(即第五开关元件的第十连接端)电连接在一起，且其连接点作为锁存器111的输出端Q。晶体管T5的源极(即第五开关元件的第九连接端)接收第一低电平 Vgl 1。优选地，在本实施例中，栅极驱动单元110进一步包括第六开关元件，第六开关元件包括第六控制端、第十一连接端和第十二连接端，其中，第六开关元件可以利用晶体管T6 来，晶体管T6的栅极(即第六开关元件的第六控制端)与第一开关元件Tl的第一连接端电性连接，同时接收第一时钟信号CLK1，晶体管T6的源极(即第六开关元件的第十一连接端)电性连接该锁存器111的输出端Q，而晶体管T6的漏极(即第六开关元件的第十二连接端)电性连接栅极驱动单元110的输出端D。优选地，上述晶体管可均为N型晶体管，例如NMOS晶体管。且起始驱动信号STV、 第一时钟信号CLK1、第二时钟信号CLK2均由高电平Vgh和第二低电平Vgl所构成。而第一低电平Vgl 1小于第二低电平Vgl。以下将具体介绍图2-3所示的栅极驱动单元110的工作原理。请一并参阅图2-4， 当起始驱动信号STV或者上一级栅极驱动信号Vg(n-l)处于高电平Vgh所对应的时段tl (即第一时段)时，此时，晶体管T4开启，驱动信号STV或者上一级栅极驱动信号Vg(n-l)中的高电平Vgh对晶体管T4的漏极进行充电，从而将锁存器111的输出端Q上的电压Vq拉升至高电平Vgh。但是由于此时第一时钟信号CLKl是处于第二低电平Vgl，因此尽管晶体管Tl被锁存器111的输出端Q上处于高电平Vgh的电压Vq开启，其漏极(即栅极驱动单元110的输出端D)所输出的栅极驱动信号Vgn还是处于第二低电平Vgl。当第一时钟信号CLKl从第二低电平Vgl跳变至高电平Vgh时，同时，起始驱动信号STV或者上一级栅极驱动信号Vg (n-1)跳变至低电平(第二低电平Vgl或者第一低电平 Vgll)，此时，晶体管T4开始关闭。此时由于没有放电路径，因此锁存器111的输出端Q所输出的电压Vq还是处于高电平Vgh，晶体管Tl继续打开，其漏极(即栅极驱动单元110的输出端D)所输出的栅极驱动信号Vgn跳变至高电平Vgh。且此时，由于晶体管Tl漏极所输出的栅极驱动信号Vgn是直接跳变至高电平Vgh，而耦合电容115并联在锁存器111的输出端Q与晶体管Tl的漏极之间，根据电容耦合效应，锁存器111的输出端Q所输出的电压Vq 也会跳变至2倍的高电平Vgh，从而使晶体管Tl维持打开状态，晶体管Tl的漏极所输出的本级栅极驱动信号Vgn继续处于高电平Vgh。也就是说，在第一时钟信号CLKl处于高电平 Vgh所对应的时段t2 (即第二时段)时，锁存器111的输出端Q所输出的电压Vq处于2倍的高电平Vgh的水平，晶体管Tl维持打开状态，其漏极(即栅极驱动单元110的输出端D) 所输出的栅极驱动信号Vgn处于高电平Vgh。由于第η级栅极驱动电路的输出电压Vgn处于高电平，因此下一级(即第η+1级) 栅极驱动电路开启进行工作。当第一时钟信号CLKl从高电平Vgh到第二低电平Vgl跳变时，此时，下一级(即第η+1级)栅极驱动单元进行工作所输出的下一级栅极驱动信号 Vg(η+1)将从第二低电平Vgl跳变至高电平Vgh，因此晶体管Τ5导通，将锁存器111的输出端Q上的电压Vq下拉至第一低电平Vgll以关闭晶体管Tl。同时，晶体管T2打开，将栅极驱动单元110的输出端D所输出的本级栅极驱动信号Vgn下拉至第一低电平Vgl 1。换句话说，当第一时钟信号CLKl重新处于第二低电平Vgl时段t3(即第三时段)时，锁存器111 的输出端Q上的电压Vq下拉至第一低电平Vgl 1，晶体管Tl关闭，且栅极驱动单元110的输出端D所输出的本级栅极驱动信号Vgn下拉至第一低电平Vgll。当第二时钟信号CLK2从第二低电平Vgl跳变至高电平Vgh时，此时，晶体管T3 开启，栅极驱动单元Iio的输出端D所输出的本级栅极驱动信号Vgn被上拉至第二低电平 Vgl0换句话说，当第二时钟信号CLK2处于高电平的时段t4(即第四时段)时，晶体管T3 开启，以使本级栅极驱动单元110的输出端D所输出的本级栅极驱动信号Vgn被上拉至第二低电平Vgl。因此，在本发明中栅极驱动单元110所输出的栅极驱动信号Vgn是由高电平产生模组112(即晶体管Tl)所提供的高电平Vgh、第一低电平产生模组113(即晶体管T2)所提供的第一低电平Vgll以及第二低电平产生模组114(即晶体管T3)所提供的第二低电平 Vgl所构成。由于第一低电平Vgl 1小于第二低电平Vgl，因此其间的电压差可定义为回拉电压 Ve。此外，本领域技术人员可以理解的是，回拉电压Ve也可表示为Ve= (Vgh-Vgl 1) *Cgd/ (Cs-Cgd)，其中，Cgd为第η级栅极驱动单元110所对应的栅极线上电性连接的薄膜晶体管的栅极与漏极之间的寄生电容的电容值，而Cs为第η级栅极驱动单元110所对应的栅极线上电性连接的存储电容的电容值。因此当液晶显示面板的制造过程以及栅极驱动器确定之后，即可确定回拉电压Ve的具体值，从而确定高电平Vgh、第一低电平Vgll以及第二低电平Vgl之间的关系，根据实际需要，而确定这三者的具体值。回拉电压Ve可以有效地补偿对应的栅极线所电性连接的薄膜晶体管的栅极与漏极之间的寄生电容Cgd所导致的馈通电压，因此本发明的栅极驱动单元110所输出的栅极驱动信号Vgn可有效地改善对应栅极线上寄生电容Cgd所导致的馈通电压，从而有效地避免液晶显示装置在显示画面时所产生的闪烁现象。此外，当锁存器111的输出端Q上的电压Vq被下拉至第一低电平Vgll后，晶体管 Tl关闭。但是，需要注意的是，晶体管Tl的栅极(即锁存器111的输出端Q)与晶体管Tl 的源极(其电性连接第一时钟信号CLK1)之间存在着寄生电容，因此当本级(即第η级)栅极驱动单元110停止工作时，第一时钟信号CLKl还是一直在高电平Vgh与第二低电平Vgl 之间相互转化。当第一时钟信号CLKl从第二低电平Vgl变化为高电平Vgh时，由于晶体管 Tl的栅极与晶体管Tl的源极之间的寄生电容而产生电容耦合效应，因此晶体管Tl的栅极 (即锁存器111的输出端Q)上的电压Vq会被拉高。当第一时钟信号CLKl多次振荡后，锁存器111的输出端Q上的电压Vq就可能被拉升到较高的电压，从而晶体管Tl被打开，第一时钟信号CLKl中的高电平Vgh会输出至栅极驱动信号Vgn中，从而使栅极驱动信号Vgn产生不正常的波形。为了避免上述情况的发生，在本实施例中，栅极驱动单元110还进一步包括第六开关元件，第六开关元件可以利用晶体管T6实现，其中，第六开光元件的第六控制端(即晶体管T6的栅极)与第一开关元件Tl的第一连接端电性连接，第十一连接端(即晶体管T6 的源极)电性连接到锁存器111的输出端Q，第十二连接端(即晶体管T6的漏极)到栅极驱动电路110的输出端D。在本发明中，由于设置了第六开关元件(即晶体管T6)，因此当本级(即第η级)栅极驱动单元110停止工作时，尽管第一时钟信号CLKl还是一直在高电平Vgh与第二低电平Vgl之间相互转化，可是在第一时钟信号CLKl处于高电平Vgh时，晶体管Τ6会被开启，因此在锁存器111的输出端Q与晶体管Tl的漏极之间形成放电路径，则锁存器111的输出端Q上由于电容耦合效应所产生的电荷会被晶体管Τ6放电，从而保证本级(即第η级)栅极驱动单元110停止工作时，锁存器111的输出端Q上的电压Vq可以稳定地维持在第一低电平Vgll，避免开启晶体管Tl，则本级(即第η级)栅极驱动单元110 所输出的栅极驱动信号Vgn不会产生不正常的波形。此外，请继续参阅图4，栅极驱动单元110所输出的栅极驱动信号Vgn处于第一低电平Vgll的时段t3(即第三时段)是由第一时钟信号CLKl中高电平Vgh所对应的时段 t2(即第二时段)和第二时钟信号CLK2中高电平Vgh所对应的时段t3(即第三时段)之间的时间差而决定的。也就是说，本领域技术人员可以通过调节第一时钟信号CLKl和第二时钟信号CLK2的脉冲而调节栅极驱动信号Vgn处于第一低电平Vgll的时段t3。另，本领域技术人员可以理解的是，锁存器111中的晶体管T4的源极也可以不与其栅极电性连接，而是直接电性连接电源，例如电源电压为Vgh的直流电源，以在晶体管T4 打开的时候，利用直流电源Vgh而提供高电平Vgh。图5为图2所示的栅极驱动单元在另一较佳实施例中的具体电路示意图。如图5 所示，栅极驱动单元200中的第一低电平产生模组230除了包括晶体管T2之外，还包括另一开关元件(第七开关元件)，如晶体管T7。晶体管T7的栅极(即第七开关元件的第七控制端)接收下两级栅极驱动单元所输出的下两级栅极驱动信号Vg (n+2)，其源极(即第七开关元件的第十三连接端)也接收第一低电平Vgll，而其漏极(即第七开关元件的第十四连接端)电性连接栅极驱动单元200的输出端D。在本实施例中，可设定第一时钟信号CLKl处于高电平Vgh的时段t2(即第二时段)与第二时钟信号CLK2处于高电平Vgh的时段t4(即第四时段)相等，且本级栅极驱动信号Vgn处于第一低电平Vgll的时段t3(即第三时段)为第一时钟信号CLKl处于高电平 Vgh的第二时段t2的两倍。因此在时段t3的后半时段内，晶体管T2受下一级栅极驱动信号Vg(n+1)的影响而关闭，停止将第一低电平Vgll传递至栅极驱动单元200的输出端D。但是，在此时，晶体管T7受下两级栅极驱动信号Vg(n+2)的影响而打开，继续将第一低电平Vgll传递至栅极驱动单元200的输出端D。也就是说，在第三时段t3内，晶体管T2和晶体管T7交替打开， 以保证栅极驱动单元200的输出端D所输出的本级栅极驱动信号Vgn可稳定地处于第一低电平Vgl 1。图6为图2所示的栅极驱动单元在又一较佳实施例中的具体电路示意图。如图6 所示，栅极驱动单元300中的第二低电平产生模组340除了包括晶体管T3之外，还包括另一开关元件(第八开关元件)，如晶体管T8。晶体管T8的栅极(即第八开关元件的第八控制端)接收下三级栅极驱动单元所输出的下三级栅极驱动信号Vg (n+3)，其源极(即第八开关元件的第十五连接端)也接收第二低电平Vgl，而其漏极(即第八开关元件的第十六连接端)电性连接栅极驱动单元300的输出端D。在本实施例中，可设定第一时钟信号CLKl处于高电平Vgh的时段t2(即第二时段)与第二时钟信号CLK2处于高电平Vgh的时段t4(即第四时段)相等，且本级栅极驱动信号Vgn处于第一低电平Vgll的时段t3(即第三时段)为第一时钟信号CLKl处于高电平 Vgh的时段t2的两倍。因此，在第二时钟信号CLK2处于高电平Vgh的时段t4时，下三级栅极驱动信号 Vg (n+3)也是处于高电平Vgh，晶体管T8也打开，从而确保在此时可将第二低电平Vgl传递至栅极驱动单元300的输出端D。换句话说，在此时，即使晶体管T3受损，而晶体管T8也可确保将第二低电平Vgl传递至栅极驱动单元300的输出端D。图7为图2所示栅极驱动单元的再一较佳实施例中的具体电路示意图。如图7所示，栅极驱动单元400中的第一低电平产生模组430除了包括晶体管T2之外，还包括晶体管T7(与图5所示的栅极驱动单元200 —致)，此外，第二低电平产生模组440除了包括晶体管Τ3之外，还包括晶体管Τ8(与图6所示的栅极驱动单元300 —致)。综上所述，本发明的栅极驱动单元以及栅极驱动电路所输出的栅极驱动信号是由高电平、第一低电平以及第二低电平所构成，而第一低电平与第二低电平之间的电压差可产生回拉电压，以有效补偿对应栅极线上寄生电容所导致的馈通电压，从而有效地避免液晶显示装置在显示画面时所产生的闪烁现象。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种栅极驱动单元，用于输出一个栅极驱动信号以驱动一条对应的栅极线，其特征在于该栅极驱动单元包括锁存器，其包括第一输入端、第二输入端和输出端，其中该第一输入端接收起始驱动信号或者上一级栅极驱动单元所输出的上一级栅极驱动信号，而该第二输入端接收下一级栅极驱动单元所输出的下一级栅极驱动信号；高电平产生模组，其包括控制端、输入端和输出端，其中该控制端电性连接该锁存器的该输出端，该输入端接收第一时钟信号；第一低电平产生模组，其包括控制端、输入端和输出端，其中该控制端接收该下一级栅极驱动单元所输出的该下一级栅极驱动信号，该输入端接收第一低电平；第二低电平产生模组，其包括控制端、输入端和输出端，其中该控制端接收第二时钟信号，该输入端接收第二低电平；以及耦合电容，并联在该锁存器的该输出端与该高电平产生模组的该输出端之间； 其中，该高电平产生模组的该输出端、该第一低电平产生模组的该输出端以及该第二低电平产生模组的该输出端电性连接在一起以作为该栅极驱动单元的输出端从而输出该栅极驱动信号；该栅极驱动信号具有该高电平产生模组所产生的高电平、该第一低电平产生模组所产生的该第一低电平以及该第二低电平产生模组所产生的该第二低电平，且该第一低电平小于该第二低电平以产生回拉电压。
2.如权利要求1所述的栅极驱动单元，其特征在于该第一时钟信号和该第二时钟信号分别由该高电平和该第二低电平所组成，且该高电平产生模组所产生的该高电平由该第一时钟信号的该高电平所提供。
3.如权利要求2所述的栅极驱动单元，其特征在于该栅极驱动信号处于该第一低电平的第三时段由该第一时钟信号和该第二时钟信号中的该高电平所对应的第二时段和第四时段之间的时间差而决定。
4.如权利要求3所述的栅极驱动单元，其特征在于该高电平产生模组包括第一开关元件，该第一开关元件包括第一控制端、第一连接端和第二连接端，其中该第一控制端作为该高电平产生模组的该控制端，该第一连接端作为该高电平产生模组的该输入端，而该第二连接端作为该高电平产生模组的该输出端；该第一低电平产生模组包括第二开关元件，该第二开关元件包括第二控制端、第三连接端和第四连接端，其中该第二控制端作为该第一低电平产生模组的该控制端，该第三连接端作为该第一低电平产生模组的该输入端，而该第四连接端作为该第一低电平产生模组的该输出端；以及该第二低电平产生模组包括第三开关元件，该第三开关元件包括第三控制端、第五连接端和第六连接端，其中该第三控制端作为该第二低电平产生模组的该控制端，该第五连接端作为该第二低电平产生模组的该输入端，而该第六连接端作为该第二低电平产生模组的该输出端。
5.如权利要求4所述的栅极驱动单元，其特征在于该锁存器包括第四开关元件，其包括第四控制端、第七连接端和第八连接端，其中该第四控制端作为该锁存器的该第一输入端，该第七连接端电性连接该第四控制端；第五开关元件，其包括第五控制端、第九连接端和第十连接端，其中该第五控制端作为该锁存器的该第二输入端，第九连接端接收该第一低电平，而该第十连接端电性连接该第四开关元件的该第八连接端且其间的电连接点作为该锁存器的该输出端。
6.如权利要求4所述的栅极驱动单元，其特征在于其进一步包括第六开关元件，其包括第六控制端、第十一连接端和第十二连接端，其中该第六控制端与第一开关元件的第一连接端电性连接，该第十一连接端电性连接该锁存器的该输出端， 该第十二连接端电性连接该栅极驱动单元的该输出端。
7.如权利要求4所述的栅极驱动单元，其特征在于该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍；且该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平，而该第十四连接端电性连接该栅极驱动单元的该输出端。
8.如权利要求4所述的栅极驱动单元，其特征在于该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍；且该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平，而该第十六连接端电性连接该栅极驱动单元的该输出端。
9.如权利要求4所述的栅极驱动单元，其特征在于该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍；且该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平，而该第十四连接端电性连接该栅极驱动单元的该输出端；且该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平，而该第十六连接端电性连接该栅极驱动单元的该输出端。
10.一种栅极驱动电路，包括多级串联的栅极驱动单元，其特征在于每一级的栅极驱动单元为如权利要求1-9任意一项所述的栅极驱动单元。
全文摘要
一种栅极驱动电路包括多级串联的栅极驱动单元，每一级栅极驱动单元用于输出对应的栅极驱动信号以驱动对应的栅极线。每一级栅极驱动单元包括锁存器、高电平产生模组、第一低电平产生模组、第二低电平产生模组以及耦合电容，且其输出的栅极驱动信号包括高电平产生模组所产生的高电平、第一低电平产生模组所产生的第一低电平以及第二低电平产生模组所产生的第二低电平，第一低电平小于第二低电平以产生回拉电压，从而补偿对应栅极线上的寄生电容，以避免液晶显示装置显示画面时产生闪烁现象。
文档编号G09G3/20GK102368378SQ20111027965
公开日2012年3月7日 申请日期2011年9月20日 优先权日2011年9月20日
发明者廖家德, 鲁佳浩 申请人:昆山龙腾光电有限公司
技术领域：
本发明涉及显示技术领域，特别是涉及一种用于平面显示装置的栅极驱动电路及其栅极驱动单元。
背景技术：
平面显示装置，例如液晶显示装置(liquid crystal display，L⑶)具有轻薄、节能、无辐射等诸多优点，因此其已经逐渐取代传统的阴极射线管(cathode ray tube, CRT) 显示装置，成为显示装置的主流。目前液晶显示装置已经广泛地应用在数字电视、计算机、 个人数字助理、移动电话以及数码相机等各类电子设备中。以薄膜晶体管(thin film transistor, TFT)液晶显示装置为例，其主要包括液晶显示面板和驱动电路。其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线相互交叉而形成一个像素单元。每一个像素单元分别包括一个薄膜晶体管以及一个像素电极。驱动电路包括栅极驱动电路和源极驱动电路，分别与液晶显示面板内部的栅极线和数据线电性连接。现有的液晶显示装置的基本工作原理为由栅极驱动电路输出栅极驱动信号，以依序将每一行栅极线所电连接的薄膜晶体管打开，然后由源极驱动电路将对应的数据电压通过开启的薄膜晶体管而分别传递至该行的像素单元中的像素电极上，从而使该行的像素单元显示不同的灰阶。当该行的像素单元接收完数据电压时，栅极驱动电路将该行栅极线所电连接的薄膜晶体管关闭，然后将下一行栅极线所电连接的薄膜晶体管打开，再由源极驱动电路将对应的数据电压传递至该行的像素单元中，…，依次类推。当最后一行的像素单元接收完数据电压后，则又重新从第一行开始接收对应的数据电压。此技术一般称为逐行扫描技术。现有已知的栅极驱动电路出于电路复杂程度的考量，一般采用二阶驱动方法。在二阶驱动电路及其驱动方法中，由于薄膜晶体管的栅极(gate)与漏极(drain)之间存在寄生电容Cgd，因此其会产生馈通(feed through)电压，而馈通电压(通常用Vth表示)的存在则会导致液晶显示装置的显示画面产生闪烁(flicker)现象，不利用液晶显示装置的显示效果。因此亟待需要提出一种解决上述缺陷的方法。
发明内容
本发明的目的在于，克服现有的栅极驱动单元及栅极驱动电路存在的缺陷，而提供一种新的栅极驱动单元以及栅极驱动电路，所要解决的技术问题是避免采用上述栅极驱动电路的液晶显示装置显示画面产生闪烁现象的缺陷。本发明的目的及解决其技术问题是采用以下技术方案来实现的。本发明提供一种栅极驱动单元，用于输出一个栅极驱动信号以驱动一条对应的栅极线。该栅极驱动单元包括锁存器、高电平产生模组、第一低电平产生模组、第二低电平产生模组以及耦合电容。该锁存器包括第一输入端、第二输入端和输出端，其中该第一输入端接收起始驱动信号或者上一级栅极驱动单元所输出的上一级栅极驱动信号，而该第二输入端接收下一级栅极驱动单元所输出的下一级栅极驱动信号。该高电平产生模组包括控制端、输入端和输出端，其中该控制端电性连接该锁存器的该输出端，该输入端接收第一时钟信号。该第一低电平产生模组包括控制端、输入端和输出端，其中该控制端接收该下一级栅极驱动单元所输出的该下一级栅极驱动信号，该输入端接收第一低电平。该第二低电平产生模组包括控制端、输入端和输出端，其中该控制端接收第二时钟信号，该输入端接收第二低电平。该耦合电容并联在该锁存器的该输出端与该高电平产生模组的该输出端之间。其中，该高电平产生模组的该输出端、该第一低电平产生模组的该输出端以及该第二低电平产生模组的该输出端电性连接在一起以作为该栅极驱动单元的输出端从而输出该栅极驱动信号；该栅极驱动信号具有该高电平产生模组所产生的高电平、该第一低电平产生模组所产生的该第一低电平以及该第二低电平产生模组所产生的该第二低电平，且该第一低电平小于该第二低电平以产生回拉电压。优选地，该第一时钟信号和该第二时钟信号分别由该高电平和该第二低电平所组成，且该高电平产生模组所产生的该高电平由该第一时钟信号的该高电平所提供。优选地，该栅极驱动信号处于该第一低电平的第三时段由该第一时钟信号和该第二时钟信号中的该高电平所对应的第二时段和第四时段之间的时间差而决定。优选地，该高电平产生模组包括第一开关元件，该第一开关元件包括第一控制端、 第一连接端和第二连接端，其中该第一控制端作为该高电平产生模组的该控制端，该第一连接端作为该高电平产生模组的该输入端，而该第二连接端作为该高电平产生模组的该输出端。该第一低电平产生模组包括第二开关元件，该第二开关元件包括第二控制端、第三连接端和第四连接端，其中该第二控制端作为该第一低电平产生模组的该控制端，该第三连接端作为该第一低电平产生模组的该输入端，而该第四连接端作为该第一低电平产生模组的该输出端。该第二低电平产生模组包括第三开关元件，该第三开关元件包括第三控制端、 第五连接端和第六连接端，其中该第三控制端作为该第二低电平产生模组的该控制端，该第五连接端作为该第二低电平产生模组的该输入端，而该第六连接端作为该第二低电平产生模组的该输出端。优选地，该锁存器包括第四开关元件以及第五开关元件，该第四开关元件包括第四控制端、第七连接端和第八连接端，其中该第四控制端作为该锁存器的该第一输入端，该第七连接端电性连接该第四控制端。该第五开关元件包括第五控制端、第九连接端和第十连接端，其中该第五控制端电性作为该锁存器的该第二输入端，第九连接端接收该第一低电平，而该第十连接端电性连接该第四开关元件的该第八连接端且其间的电连接点作为该锁存器的该输出端。优选地，该栅极驱动单元进一步包括第六开关元件，其包括第六控制端、第十一连接端和第十二连接端，其中该第六控制端与第一开关元件的第一连接端电性连接，该第十一连接端电性连接该锁存器的该输出端，该第十二连接端电性连接该栅极驱动单元的该输出端。优选地，该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍。该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平， 而该第十四连接端电性连接该栅极驱动单元的该输出端。优选地，该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍。该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平， 而该第十六连接端电性连接该栅极驱动单元的该输出端。优选地，该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍。该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平， 而该第十四连接端电性连接该栅极驱动单元的该输出端。且该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平，而该第十六连接端电性连接该栅极驱动单元的该输出端。本发明还提供一种栅极驱动电路，包括多级串联的栅极驱动单元，每一级的栅极驱动单元为如上所述的栅极驱动单元。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明栅极驱动单元以及栅极驱动电路至少具有下列优点及有益效果
本发明的栅极驱动单元以及栅极驱动电路所输出的栅极驱动信号是由高电平、第一低电平以及第二低电平所构成，而第一低电平与第二低电平之间的电压差可产生回拉电压， 以有效补偿对应栅极线上寄生电容所导致的馈通电压，从而有效地避免液晶显示装置在显示画面时所产生的闪烁现象。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1为本发明一较佳实施例所揭示的一种栅极驱动电路的方块示意图。图2为图1所揭示的栅极驱动电路中的每一级栅极驱动单元的示意图。图3为图2所示的栅极驱动单元在一较佳实施例中的具体电路示意图。图4为栅极驱动单元中各信号的时序图。图5为图2所示的栅极驱动单元在另一较佳实施例中的具体电路示意图。图6为图2所示的栅极驱动单元在又一较佳实施例中的具体电路示意图。图7为图2所示的栅极驱动单元在再一较佳实施例中的具体电路示意图。
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的栅极驱动单元以及栅极驱动电路其具体实施方式
、方法、步骤、结构、特征及其功效，详细说明如下。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。图1为本发明一较佳实施例所揭示的一种栅极驱动电路的方块示意图。如图1所示，本发明的栅极驱动电路100包括多级串联的栅极驱动单元110，其中，每一级栅极驱动单元110的输出端电性连接一条对应的栅极线以驱动该对应的栅极线，例如，第η级栅极驱动单元的输出端电性连接对应的栅极线&1，以利用其输出端所输出的栅极驱动信号Vgn来控制与栅极线电性连接的薄膜晶体管的开启和关闭。此外，每一级栅极驱动单元110接收起始驱动信号STV或者上一级栅极驱动单元的输出端所输出的上一级栅极驱动信号。具体地，第一级栅极驱动单元110接收起始信号 STV，而非第一级的第η级栅极驱动单元110接收第(η-1)级栅极驱动单元110的输出端所输出的第(η-1)级栅极驱动信号Vg(n-l)(即上一级栅极驱动单元的输出端所输出的上一级栅极驱动信号)，以根据起始驱动信号STV或者第(η-1)级栅极驱动信号Vg (η-1)而确定其是否工作。图2为图1所揭示的栅极驱动电路中的每一级栅极驱动单元的示意图。如图2所示，本发明的栅极驱动单元110包括锁存器111、高电平产生模组112、第一低电平产生模组 113、第二低电平产生模组114以及耦合电容115。锁存器111可为SR锁存器，其包括第一输入端kt、第二输入端Reset和输出端Q，其中第一输入端Set接收起始驱动信号STV或者上一级(即第(η-1)级，η ^ 2)栅极驱动单元所输出的上一级栅极驱动信号Vg(n-l)， 而第二输入端Reset接收下一级(即第(n+1)级)栅极驱动单元所输出的下一级栅极驱动信号Vg(n+1)。高电平产生模组112包括控制端、输入端和输出端，其中控制端电性连接锁存器111的输出端Q，而输入端接收第一时钟信号CLK1。第一低电平产生模组113包括控制端、输入端和输出端，其中控制端接收下一级栅极驱动单元所输出的下一级栅极驱动信号Vg (n+1)，输入端接收第一低电平Vgl 1。第二低电平产生模组114包括控制端、输入端和输出端，其中控制端接收第二时钟信号CLK2，输入端接收第二低电平Vgl。高电平产生模组 112的输出端、第一低电平产生模组113的输出端以及第二低电平产生模组114的输出端电性连接在一起以作为栅极驱动单元110的输出端D从而输出栅极驱动信号Vgn。耦合电容 115并联在锁存器111的输出端Q与栅极驱动单元110的输出端D之间。图3为图2所示的栅极驱动单元在一较佳实施例中的具体电路示意图，而图4为上述栅极驱动单元中各信号的时序图。如图2-3所示，高电平产生模组112可利用第一开关元件而实现，如晶体管Tl，在此，晶体管Tl的栅极(即第一开关元件的第一控制端)作为高电平产生模组112的控制端，晶体管Tl的源极(即第一开关元件的第一连接端)作为高电平产生模组112的输入端，而晶体管Tl的漏极(即第一开关元件的第二连接端)作为高电平产生模组112的输出端。
第一低电平产生模组113可利用第二开关元件而实现，如晶体管T2，在此，晶体管 T2的栅极(即第二开关元件的第二控制端)作为第一低电平产生模组113的控制端，晶体管T2的源极(即第二开关元件的第三连接端)作为第一低电平产生模组113的输入端，而晶体管T2的漏极(即第二开关元件的第四连接端)作为第一低电平产生模组113的输出端。第二低电平产生模组114可利用第三开关元件而实现，如晶体管T3，在此，晶体管 T3的栅极(即第三开关元件的第三控制端)作为第二低电平产生模组114的控制端，晶体管T3的源极(即第三开关元件的第五连接端)作为第二低电平产生模组114的输入端，而晶体管T3的漏极(即第三开关元件的第六连接端)作为第二低电平产生模组114的输出端。锁存器111包括第四开关元件以及第五开关元件，其中第四开关元件可利用晶体管T4而实现，第五开关元件可利用晶体管T5而实现。在此，晶体管T4的栅极(即第四开关元件的第四控制端)作为锁存器111的第一输入端Set,晶体管T5的栅极(即第五开关元件的第五控制端)作为锁存器111的第二输入端Reset。此外，晶体管T4的源极(即第四开关元件的第七连接端)电性连接其栅极，而其漏极(即第四开关元件的第八连接端) 与晶体管T5的漏极(即第五开关元件的第十连接端)电连接在一起，且其连接点作为锁存器111的输出端Q。晶体管T5的源极(即第五开关元件的第九连接端)接收第一低电平 Vgl 1。优选地，在本实施例中，栅极驱动单元110进一步包括第六开关元件，第六开关元件包括第六控制端、第十一连接端和第十二连接端，其中，第六开关元件可以利用晶体管T6 来，晶体管T6的栅极(即第六开关元件的第六控制端)与第一开关元件Tl的第一连接端电性连接，同时接收第一时钟信号CLK1，晶体管T6的源极(即第六开关元件的第十一连接端)电性连接该锁存器111的输出端Q，而晶体管T6的漏极(即第六开关元件的第十二连接端)电性连接栅极驱动单元110的输出端D。优选地，上述晶体管可均为N型晶体管，例如NMOS晶体管。且起始驱动信号STV、 第一时钟信号CLK1、第二时钟信号CLK2均由高电平Vgh和第二低电平Vgl所构成。而第一低电平Vgl 1小于第二低电平Vgl。以下将具体介绍图2-3所示的栅极驱动单元110的工作原理。请一并参阅图2-4， 当起始驱动信号STV或者上一级栅极驱动信号Vg(n-l)处于高电平Vgh所对应的时段tl (即第一时段)时，此时，晶体管T4开启，驱动信号STV或者上一级栅极驱动信号Vg(n-l)中的高电平Vgh对晶体管T4的漏极进行充电，从而将锁存器111的输出端Q上的电压Vq拉升至高电平Vgh。但是由于此时第一时钟信号CLKl是处于第二低电平Vgl，因此尽管晶体管Tl被锁存器111的输出端Q上处于高电平Vgh的电压Vq开启，其漏极(即栅极驱动单元110的输出端D)所输出的栅极驱动信号Vgn还是处于第二低电平Vgl。当第一时钟信号CLKl从第二低电平Vgl跳变至高电平Vgh时，同时，起始驱动信号STV或者上一级栅极驱动信号Vg (n-1)跳变至低电平(第二低电平Vgl或者第一低电平 Vgll)，此时，晶体管T4开始关闭。此时由于没有放电路径，因此锁存器111的输出端Q所输出的电压Vq还是处于高电平Vgh，晶体管Tl继续打开，其漏极(即栅极驱动单元110的输出端D)所输出的栅极驱动信号Vgn跳变至高电平Vgh。且此时，由于晶体管Tl漏极所输出的栅极驱动信号Vgn是直接跳变至高电平Vgh，而耦合电容115并联在锁存器111的输出端Q与晶体管Tl的漏极之间，根据电容耦合效应，锁存器111的输出端Q所输出的电压Vq 也会跳变至2倍的高电平Vgh，从而使晶体管Tl维持打开状态，晶体管Tl的漏极所输出的本级栅极驱动信号Vgn继续处于高电平Vgh。也就是说，在第一时钟信号CLKl处于高电平 Vgh所对应的时段t2 (即第二时段)时，锁存器111的输出端Q所输出的电压Vq处于2倍的高电平Vgh的水平，晶体管Tl维持打开状态，其漏极(即栅极驱动单元110的输出端D) 所输出的栅极驱动信号Vgn处于高电平Vgh。由于第η级栅极驱动电路的输出电压Vgn处于高电平，因此下一级(即第η+1级) 栅极驱动电路开启进行工作。当第一时钟信号CLKl从高电平Vgh到第二低电平Vgl跳变时，此时，下一级(即第η+1级)栅极驱动单元进行工作所输出的下一级栅极驱动信号 Vg(η+1)将从第二低电平Vgl跳变至高电平Vgh，因此晶体管Τ5导通，将锁存器111的输出端Q上的电压Vq下拉至第一低电平Vgll以关闭晶体管Tl。同时，晶体管T2打开，将栅极驱动单元110的输出端D所输出的本级栅极驱动信号Vgn下拉至第一低电平Vgl 1。换句话说，当第一时钟信号CLKl重新处于第二低电平Vgl时段t3(即第三时段)时，锁存器111 的输出端Q上的电压Vq下拉至第一低电平Vgl 1，晶体管Tl关闭，且栅极驱动单元110的输出端D所输出的本级栅极驱动信号Vgn下拉至第一低电平Vgll。当第二时钟信号CLK2从第二低电平Vgl跳变至高电平Vgh时，此时，晶体管T3 开启，栅极驱动单元Iio的输出端D所输出的本级栅极驱动信号Vgn被上拉至第二低电平 Vgl0换句话说，当第二时钟信号CLK2处于高电平的时段t4(即第四时段)时，晶体管T3 开启，以使本级栅极驱动单元110的输出端D所输出的本级栅极驱动信号Vgn被上拉至第二低电平Vgl。因此，在本发明中栅极驱动单元110所输出的栅极驱动信号Vgn是由高电平产生模组112(即晶体管Tl)所提供的高电平Vgh、第一低电平产生模组113(即晶体管T2)所提供的第一低电平Vgll以及第二低电平产生模组114(即晶体管T3)所提供的第二低电平 Vgl所构成。由于第一低电平Vgl 1小于第二低电平Vgl，因此其间的电压差可定义为回拉电压 Ve。此外，本领域技术人员可以理解的是，回拉电压Ve也可表示为Ve= (Vgh-Vgl 1) *Cgd/ (Cs-Cgd)，其中，Cgd为第η级栅极驱动单元110所对应的栅极线上电性连接的薄膜晶体管的栅极与漏极之间的寄生电容的电容值，而Cs为第η级栅极驱动单元110所对应的栅极线上电性连接的存储电容的电容值。因此当液晶显示面板的制造过程以及栅极驱动器确定之后，即可确定回拉电压Ve的具体值，从而确定高电平Vgh、第一低电平Vgll以及第二低电平Vgl之间的关系，根据实际需要，而确定这三者的具体值。回拉电压Ve可以有效地补偿对应的栅极线所电性连接的薄膜晶体管的栅极与漏极之间的寄生电容Cgd所导致的馈通电压，因此本发明的栅极驱动单元110所输出的栅极驱动信号Vgn可有效地改善对应栅极线上寄生电容Cgd所导致的馈通电压，从而有效地避免液晶显示装置在显示画面时所产生的闪烁现象。此外，当锁存器111的输出端Q上的电压Vq被下拉至第一低电平Vgll后，晶体管 Tl关闭。但是，需要注意的是，晶体管Tl的栅极(即锁存器111的输出端Q)与晶体管Tl 的源极(其电性连接第一时钟信号CLK1)之间存在着寄生电容，因此当本级(即第η级)栅极驱动单元110停止工作时，第一时钟信号CLKl还是一直在高电平Vgh与第二低电平Vgl 之间相互转化。当第一时钟信号CLKl从第二低电平Vgl变化为高电平Vgh时，由于晶体管 Tl的栅极与晶体管Tl的源极之间的寄生电容而产生电容耦合效应，因此晶体管Tl的栅极 (即锁存器111的输出端Q)上的电压Vq会被拉高。当第一时钟信号CLKl多次振荡后，锁存器111的输出端Q上的电压Vq就可能被拉升到较高的电压，从而晶体管Tl被打开，第一时钟信号CLKl中的高电平Vgh会输出至栅极驱动信号Vgn中，从而使栅极驱动信号Vgn产生不正常的波形。为了避免上述情况的发生，在本实施例中，栅极驱动单元110还进一步包括第六开关元件，第六开关元件可以利用晶体管T6实现，其中，第六开光元件的第六控制端(即晶体管T6的栅极)与第一开关元件Tl的第一连接端电性连接，第十一连接端(即晶体管T6 的源极)电性连接到锁存器111的输出端Q，第十二连接端(即晶体管T6的漏极)到栅极驱动电路110的输出端D。在本发明中，由于设置了第六开关元件(即晶体管T6)，因此当本级(即第η级)栅极驱动单元110停止工作时，尽管第一时钟信号CLKl还是一直在高电平Vgh与第二低电平Vgl之间相互转化，可是在第一时钟信号CLKl处于高电平Vgh时，晶体管Τ6会被开启，因此在锁存器111的输出端Q与晶体管Tl的漏极之间形成放电路径，则锁存器111的输出端Q上由于电容耦合效应所产生的电荷会被晶体管Τ6放电，从而保证本级(即第η级)栅极驱动单元110停止工作时，锁存器111的输出端Q上的电压Vq可以稳定地维持在第一低电平Vgll，避免开启晶体管Tl，则本级(即第η级)栅极驱动单元110 所输出的栅极驱动信号Vgn不会产生不正常的波形。此外，请继续参阅图4，栅极驱动单元110所输出的栅极驱动信号Vgn处于第一低电平Vgll的时段t3(即第三时段)是由第一时钟信号CLKl中高电平Vgh所对应的时段 t2(即第二时段)和第二时钟信号CLK2中高电平Vgh所对应的时段t3(即第三时段)之间的时间差而决定的。也就是说，本领域技术人员可以通过调节第一时钟信号CLKl和第二时钟信号CLK2的脉冲而调节栅极驱动信号Vgn处于第一低电平Vgll的时段t3。另，本领域技术人员可以理解的是，锁存器111中的晶体管T4的源极也可以不与其栅极电性连接，而是直接电性连接电源，例如电源电压为Vgh的直流电源，以在晶体管T4 打开的时候，利用直流电源Vgh而提供高电平Vgh。图5为图2所示的栅极驱动单元在另一较佳实施例中的具体电路示意图。如图5 所示，栅极驱动单元200中的第一低电平产生模组230除了包括晶体管T2之外，还包括另一开关元件(第七开关元件)，如晶体管T7。晶体管T7的栅极(即第七开关元件的第七控制端)接收下两级栅极驱动单元所输出的下两级栅极驱动信号Vg (n+2)，其源极(即第七开关元件的第十三连接端)也接收第一低电平Vgll，而其漏极(即第七开关元件的第十四连接端)电性连接栅极驱动单元200的输出端D。在本实施例中，可设定第一时钟信号CLKl处于高电平Vgh的时段t2(即第二时段)与第二时钟信号CLK2处于高电平Vgh的时段t4(即第四时段)相等，且本级栅极驱动信号Vgn处于第一低电平Vgll的时段t3(即第三时段)为第一时钟信号CLKl处于高电平 Vgh的第二时段t2的两倍。因此在时段t3的后半时段内，晶体管T2受下一级栅极驱动信号Vg(n+1)的影响而关闭，停止将第一低电平Vgll传递至栅极驱动单元200的输出端D。但是，在此时，晶体管T7受下两级栅极驱动信号Vg(n+2)的影响而打开，继续将第一低电平Vgll传递至栅极驱动单元200的输出端D。也就是说，在第三时段t3内，晶体管T2和晶体管T7交替打开， 以保证栅极驱动单元200的输出端D所输出的本级栅极驱动信号Vgn可稳定地处于第一低电平Vgl 1。图6为图2所示的栅极驱动单元在又一较佳实施例中的具体电路示意图。如图6 所示，栅极驱动单元300中的第二低电平产生模组340除了包括晶体管T3之外，还包括另一开关元件(第八开关元件)，如晶体管T8。晶体管T8的栅极(即第八开关元件的第八控制端)接收下三级栅极驱动单元所输出的下三级栅极驱动信号Vg (n+3)，其源极(即第八开关元件的第十五连接端)也接收第二低电平Vgl，而其漏极(即第八开关元件的第十六连接端)电性连接栅极驱动单元300的输出端D。在本实施例中，可设定第一时钟信号CLKl处于高电平Vgh的时段t2(即第二时段)与第二时钟信号CLK2处于高电平Vgh的时段t4(即第四时段)相等，且本级栅极驱动信号Vgn处于第一低电平Vgll的时段t3(即第三时段)为第一时钟信号CLKl处于高电平 Vgh的时段t2的两倍。因此，在第二时钟信号CLK2处于高电平Vgh的时段t4时，下三级栅极驱动信号 Vg (n+3)也是处于高电平Vgh，晶体管T8也打开，从而确保在此时可将第二低电平Vgl传递至栅极驱动单元300的输出端D。换句话说，在此时，即使晶体管T3受损，而晶体管T8也可确保将第二低电平Vgl传递至栅极驱动单元300的输出端D。图7为图2所示栅极驱动单元的再一较佳实施例中的具体电路示意图。如图7所示，栅极驱动单元400中的第一低电平产生模组430除了包括晶体管T2之外，还包括晶体管T7(与图5所示的栅极驱动单元200 —致)，此外，第二低电平产生模组440除了包括晶体管Τ3之外，还包括晶体管Τ8(与图6所示的栅极驱动单元300 —致)。综上所述，本发明的栅极驱动单元以及栅极驱动电路所输出的栅极驱动信号是由高电平、第一低电平以及第二低电平所构成，而第一低电平与第二低电平之间的电压差可产生回拉电压，以有效补偿对应栅极线上寄生电容所导致的馈通电压，从而有效地避免液晶显示装置在显示画面时所产生的闪烁现象。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种栅极驱动单元，用于输出一个栅极驱动信号以驱动一条对应的栅极线，其特征在于该栅极驱动单元包括锁存器，其包括第一输入端、第二输入端和输出端，其中该第一输入端接收起始驱动信号或者上一级栅极驱动单元所输出的上一级栅极驱动信号，而该第二输入端接收下一级栅极驱动单元所输出的下一级栅极驱动信号；高电平产生模组，其包括控制端、输入端和输出端，其中该控制端电性连接该锁存器的该输出端，该输入端接收第一时钟信号；第一低电平产生模组，其包括控制端、输入端和输出端，其中该控制端接收该下一级栅极驱动单元所输出的该下一级栅极驱动信号，该输入端接收第一低电平；第二低电平产生模组，其包括控制端、输入端和输出端，其中该控制端接收第二时钟信号，该输入端接收第二低电平；以及耦合电容，并联在该锁存器的该输出端与该高电平产生模组的该输出端之间； 其中，该高电平产生模组的该输出端、该第一低电平产生模组的该输出端以及该第二低电平产生模组的该输出端电性连接在一起以作为该栅极驱动单元的输出端从而输出该栅极驱动信号；该栅极驱动信号具有该高电平产生模组所产生的高电平、该第一低电平产生模组所产生的该第一低电平以及该第二低电平产生模组所产生的该第二低电平，且该第一低电平小于该第二低电平以产生回拉电压。
2.如权利要求1所述的栅极驱动单元，其特征在于该第一时钟信号和该第二时钟信号分别由该高电平和该第二低电平所组成，且该高电平产生模组所产生的该高电平由该第一时钟信号的该高电平所提供。
3.如权利要求2所述的栅极驱动单元，其特征在于该栅极驱动信号处于该第一低电平的第三时段由该第一时钟信号和该第二时钟信号中的该高电平所对应的第二时段和第四时段之间的时间差而决定。
4.如权利要求3所述的栅极驱动单元，其特征在于该高电平产生模组包括第一开关元件，该第一开关元件包括第一控制端、第一连接端和第二连接端，其中该第一控制端作为该高电平产生模组的该控制端，该第一连接端作为该高电平产生模组的该输入端，而该第二连接端作为该高电平产生模组的该输出端；该第一低电平产生模组包括第二开关元件，该第二开关元件包括第二控制端、第三连接端和第四连接端，其中该第二控制端作为该第一低电平产生模组的该控制端，该第三连接端作为该第一低电平产生模组的该输入端，而该第四连接端作为该第一低电平产生模组的该输出端；以及该第二低电平产生模组包括第三开关元件，该第三开关元件包括第三控制端、第五连接端和第六连接端，其中该第三控制端作为该第二低电平产生模组的该控制端，该第五连接端作为该第二低电平产生模组的该输入端，而该第六连接端作为该第二低电平产生模组的该输出端。
5.如权利要求4所述的栅极驱动单元，其特征在于该锁存器包括第四开关元件，其包括第四控制端、第七连接端和第八连接端，其中该第四控制端作为该锁存器的该第一输入端，该第七连接端电性连接该第四控制端；第五开关元件，其包括第五控制端、第九连接端和第十连接端，其中该第五控制端作为该锁存器的该第二输入端，第九连接端接收该第一低电平，而该第十连接端电性连接该第四开关元件的该第八连接端且其间的电连接点作为该锁存器的该输出端。
6.如权利要求4所述的栅极驱动单元，其特征在于其进一步包括第六开关元件，其包括第六控制端、第十一连接端和第十二连接端，其中该第六控制端与第一开关元件的第一连接端电性连接，该第十一连接端电性连接该锁存器的该输出端， 该第十二连接端电性连接该栅极驱动单元的该输出端。
7.如权利要求4所述的栅极驱动单元，其特征在于该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍；且该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平，而该第十四连接端电性连接该栅极驱动单元的该输出端。
8.如权利要求4所述的栅极驱动单元，其特征在于该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍；且该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平，而该第十六连接端电性连接该栅极驱动单元的该输出端。
9.如权利要求4所述的栅极驱动单元，其特征在于该第一时钟信号中该高电平所对应的该第二时段与该第二时钟信号中该高电平所对应的该第四时段相等，且该栅极驱动信号处于该第一低电平的该第三时段为该第一时钟信号中该高电平所对应的该第二时段的两倍；且该第一低电平产生模组进一步包括第七开关元件，其包括第七控制端、第十三连接端和第十四连接端，其中该第七控制端接收下两级栅极驱动单元所输出的下两级栅极驱动信号，该第十三连接端接收该第一低电平，而该第十四连接端电性连接该栅极驱动单元的该输出端；且该第二低电平产生模组进一步包括第八开关元件，其包括第八控制端、第十五连接端和第十六连接端，其中该第八控制端接收下三级栅极驱动单元所输出的下三级栅极驱动信号，该第十五连接端接收该第二低电平，而该第十六连接端电性连接该栅极驱动单元的该输出端。
10.一种栅极驱动电路，包括多级串联的栅极驱动单元，其特征在于每一级的栅极驱动单元为如权利要求1-9任意一项所述的栅极驱动单元。
全文摘要
一种栅极驱动电路包括多级串联的栅极驱动单元，每一级栅极驱动单元用于输出对应的栅极驱动信号以驱动对应的栅极线。每一级栅极驱动单元包括锁存器、高电平产生模组、第一低电平产生模组、第二低电平产生模组以及耦合电容，且其输出的栅极驱动信号包括高电平产生模组所产生的高电平、第一低电平产生模组所产生的第一低电平以及第二低电平产生模组所产生的第二低电平，第一低电平小于第二低电平以产生回拉电压，从而补偿对应栅极线上的寄生电容，以避免液晶显示装置显示画面时产生闪烁现象。
文档编号G09G3/20GK102368378SQ20111027965
公开日2012年3月7日 申请日期2011年9月20日 优先权日2011年9月20日
发明者廖家德, 鲁佳浩 申请人:昆山龙腾光电有限公司
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