平面显示设备的驱动电路和数据驱动器的制作方法
专利名称：平面显示设备的驱动电路和数据驱动器的制作方法
技术领域：
本发明涉及一种平面显示设备的驱动电路和数据驱动器。
技术背景作为点阵显示设备，液晶显示设备已用于诸如个人计算机等的各 种装置，这是因为它具有薄、轻和低功耗的特性。特别是，在控制高 清晰度图像质量方面具有优势的有源矩阵彩色液晶显示设备已成为主 流。这种液晶显示设备的液晶显示模块包括液晶面板(LCD面板)； 由半导体集成电路装置(以下称为IC)形成的控制电路(以下称为控 制器)；由IC形成的扫描侧驱动电路(以下称为扫描驱动器)；和数 据侧驱动电路(以下称为"数据驱动器")。在许多情况中，将一个 以上的驱动器提提供一台装置。例如，如果液晶面板的分辨率为XGA (1024X768像素 一个像素由R (红)、G (绿)禾C1 B (蓝)三个点 形成)，则要布置八个数据驱动器，每个覆盖128像素。每个数据驱动器将一条扫描线的数字数据信号转换为模拟灰度电 压，其中所述数字数据信号是从液晶面板的每条扫描线的控制器提供 的(对于每个水平间隔)，然后将得到的数字数据信号施加到液晶面 板的数据线。作为内部基本电路，每个数据驱动器具有移位寄存器、 数据寄存器、数据锁存电路和驱动器电路，并同时通过移位寄存器的 输入和输出级联。控制器向每个数据驱动器共同提供时钟信号、数字数据信号和锁 存信号。因此，起始信号被提供到第一级数据驱动器。提供到第一级数据驱动器的起始信号以顺序方式被传输到级联的第二级数据驱动器 以及随后级联的数据驱动器，从而使得八个数据驱动器的八个移位寄 存器能够作为一个移位寄存器操作。响应于该起始信号，每个数据驱 动器的移位寄存器向数据寄存器输出移位脉冲，用于获取与时钟信号 同步地顺序移位的显示数据。每个数据驱动器的数据寄存器与移位脉 冲同步地顺序获取数据信号。每个数据驱动器的数据锁存电路与锁存 信号同步地获取从数据寄存器提供的数据信号，保持该获取的数据信 号，直到为下一次提供锁存信号，亦即，保持一个水平间隔，并输出 该数据信号到驱动器电路。该驱动器电路对来自数据锁存电路的数据 信号执行D/A转换和放大，然后将得到的数据信号输出到液晶面板的 数据线。此时，数据锁存电路在锁存信号的前沿执行获取操作。在数 据锁存电路的获取操作的同时，驱动器电路断开数据输出，从而不向数据线输出处于D/A转换的过渡状态的值。之后，驱动器电路的输出在锁存信号的后沿连接到数据线，以便向数据线输出新的数据。现在，在上述液晶显示设备中，从控制器提供的一个锁存信号被 共同输入到每个数据驱动器的数据锁存电路。由于该原因，所有数据 驱动器的数据锁存电路与该锁存信号同步地同时执行锁存操作。当像 素数量增加时，由于液晶面板变得具有更高清晰度的图像质量和更大 的尺寸，因此构成数据锁存电路的锁存器的级数也随整个液晶显示设 备而增加。在这种情况下，当上述锁存操作由数据驱动器同时执行时， 与所有数据驱动器的锁存操作相关的电流同时流向显示设备共用的电源线，这导致增加的电磁干扰(以下称为"EMI")。日本专利申请特开No. 8-22268披露了一种解决该问题的技术。在 该专利文献中，披露了一种液晶驱动电路，其获取与时钟脉冲同步串 行输入的图像信号，并根据显示定时信号而并行输出基于串行获取的 图像数据形成的显示输出信号。在该液晶驱动电路中，除了输入端子 之外，还提供输出电路和输出端子，并且级联了多个液晶驱动电路。 在该液晶显示电路中，内部配线和输出电路用作延迟装置，以使每个 液晶驱动电路的显示信号的输出定时在时间'上分散。因此，能够解决上述问题。要注意到，在日本专利申请特开No. 8-22268的例子中，除 了显示定时信号之外，图像数据和时钟脉冲也通过延迟装置连续地传 输到级联的液晶驱动电路的每一个中，而并没有不共同地提供给液晶 显示电路的每一个中。以这种方式，维持了显示定时信号和图像数据 或时钟脉冲之间的相对时间关系，从而不会在获取图像数据或显示输 出中造成任何问题。现在，在上述日本专利申请特开No. 8-22268中披露的技术中，通 过利用在每个驱动器电路中设置的输出电路的延迟，产生了每个驱动 器电路的显示定时信号(锁存信号)的延迟时间。该延迟时间根据制 造条件而对于每个成品驱动器电路变化，并且其不容易控制。另外， 即使在相同的成品驱动器电路中，该延迟时间也根据环境温度和源电 压而变化，并且也不容易对其进行控制。另一方面，为了控制显示设备的EMI，必须以如下方式进行控制， 使得作为EMI天线的谐振频率和操作频率不相等。这里，对于每个显 示设备通常提供多个EMI天线，并且其操作频率周期性地增加流经该 设备的电源线的驱动器电路的源电流。然而，通过在日本专利申请特 开No. 8-22268中披露的技术，由于上述原因，其控制是不容易的。结 果，存在不利之处，即，根据设备和安装在其上的驱动器电路的组合 或根据使用环境，不能防止显示设备的EMI发生。发明内容本发明的平面显示设备的驱动电路包括用于输出锁存信号的控 制器；和多个数据驱动器，其共同被提供锁存信号，并且其中响应于 锁存信号而产生内部锁存信号。该驱动电路的特征在于，所述数据驱 动器的每一个能够独立控制内部锁存信号的定时。本发明的平面显示设备的数据驱动器包括移位寄存器，用于响 应于起始信号产生与时钟信号同步的移位脉冲；数据寄存器，用于与所述移位脉冲同步顺序获取数据信号；和数据锁存电路，用于锁存获 取到所述数据寄存器中的数据信号。该数据驱动器的特征在于，能够 控制锁存的定时。根据本发明，在多个数据驱动器的每一个中，能够独立控制内部 锁存信号的定时，并且锁存操作的定时能够在多个数据驱动器之间移 位。利用本发明，流经该设备的电源线的驱动器电路的源电流可对于 每个驱动器电路在不同的时间产生，并且源电流的峰值被抑制得很低， 以使产生EMI的强度最小化。同时，通过时钟信号的周期的整数倍的 频率来控制其时间差，以免具有显示设备的谐振频率，并由此能够抑 制显示设备的EMI的产生。
从以下结合附图对特定优选实施例进行的说明，本发明的上述和其他目的、优点和特征将更加明显，附图中图1是根据本发明一个实施例的液晶面板的驱动电路的构造图； 图2是示出用于图1所示的驱动电路的第一实例的数据驱动器的构造的框图；图3是示出用于图2所示的数据驱动器的内部锁存信号生成电路 的构造的框图；图4是设定图3所示的内部锁存信号生成电路的选择信号的表； 图5是示出当图2所示的数据驱动器用于图1所示的驱动电路时 的操作的图；图6是示出用于图1所示的驱动电路第二实例的数据驱动器的构 造的框图；图7是示出用于图6所示的数据驱动器的内部锁存信号生成电路 的构造的框图；图8是示出当图6所示的数据驱动器用于图1所示的驱动电路时 的操作的图。 具体实施方式
下面将参考附图来描述本发明的实施例。图1示出本发明的一个 实施例。液晶面板1的驱动电路具有控制器和数据驱动器3。例如，以液晶面板1具有XGA分辨率(1024X768像素 一个像素由R(红)、 G (绿)和B (蓝)三个点形成)的情况作为例子，布置八个数据驱动 器3 (A、 B……和H)，并且每个数据驱动器覆盖了显示128像素(输 出128X3点=384输出)。在八个数据驱动器3的每一个中，起始信号HST从控制器2提供 到第一级数据驱动器A。八个数据驱动器3通过来自数据驱动器3中 每一个的级联输出HST1、 HST2、……、HST7而级联。另外，时钟信 号CLK、数据信号DA和锁存信号LS从控制器2共同提供到数据驱动 器3中的每一个。当起始信号HST从控制器2提供到第一级数据驱动器A时，数据 驱动器A在内部并顺序地产生移位脉冲SP1、 SP2、……，以获取数据 信号DA。数据驱动器B、 C、……和H顺序地提供有级联输出HST1、 HST2、……、HST7，并类似地获取数据信号DA。当锁存信号LS从控制器2提供到每个数据驱动器3时，在每个数 据驱动器3内部产生内部锁存信号。每个数据驱动器3能够独立地控 制内部锁存信号的定时。具体地，它以如下方式控制。与时钟信号CLK 同步地执行定时控制，并对于内部锁存信号的上升沿(前沿)执行。 内部锁存信号的下降沿(后沿)在相同的定时处出现。另外，基于每 个数据驱动器3的设置位置的信息(A、 B、……和H)执行定时控制。 可通过在每一个数据驱动器中提供的设置端子来限定位置信息。另外， 根据另一装置，可通过输入到每个数据驱动器3的起始信号的脉冲宽 度来限定该位置信息。在该情况下，每个数据驱动器3将起始信号的 级联输出的脉冲宽度设定为比级联输入的脉冲宽度宽一个时钟信号 CLK的宽度。以这种方式，产生内部锁存信号，其具有与时钟信号CLK 同步地按如下次序顺序延迟的数据驱动器A、 B、……和H的上升沿。当数据信号DA被获取到每个数据驱动器3中时，每个数据驱动 器3与内部锁存信号的上升沿同步地顺序锁存数据信号DA。另外，所 有数据驱动器3具有相同的内部锁存信号的下降沿的定时。与该下降 沿相同步地，所有数据驱动器3同时向液晶面板的数据线输出灰度电 压，该灰度电压是数据信号DA被D/A转换的。图2示出第一实例的数据驱动器10，其应用作为数据驱动器3。 如图2所示，作为通用的基本电路，数据驱动器IO具有移位寄存器11、 数据寄存器12、数据锁存电路13和驱动器电路14。驱动器电路14包 括电平转换器、D/A转换器和输出放大器(未示出)。将给出上述基本电路的通常基本操作的简要描述。响应于起始信 号IHST，移位寄存器11与时钟信号CLK同步地向数据寄存器12顺序 输出移位脉冲SP1至SP128,并向下一级输出起始信号OHST。在一个 水平间隔期间，对于液晶面板1的一条扫描线，例如对于与来自移位 寄存器11的移位脉冲SP1至SP8同步的每个像素，数据寄存器12在 其中顺序获取数据信号DA。响应于根据锁存信号LS产生的内部锁存 信号IL的上升沿，数据锁存电路13获取从数据寄存器12提供的数据 信号DA，保持该获取的数据信号DA，直到内部锁存信号IL的下一上 升沿，亦即，保持一个水平间隔，并输出所得到的数据信号DA到驱动 器电路14。驱动器电路14对来自数据锁存电路13的数据信号DA进 行D/A转换并放大，然后与内部锁存信号IL的下降沿同步地同时输出 得到的数据信号DA。如图2所示，数据驱动器10还包括内部锁存信号生成电路15， 用于在从外部接收到锁存信号LS之后向数据锁存电路13输入内部锁 存信号IL。本发明的特征在于包括内部锁存信号生成电路15。下面将 给出其构造和详细描述。内部锁存信号生成电路15是用于可选择地向数据锁存电路13输出内部锁存信号ILa、 ILb、'…"、ILh的电路，如 图5所示，这些信号与时钟信号CLK同步地从锁存信号LS顺序延迟。 如图3所示，内部锁存信号生成电路15包括移位寄存器151、选择电 路152、 NAND电路153和反相器154。移位寄存器151由七级触发器F1至F7形成，所述触发器由D触 发器(DFF)构成并级联。锁存信号LS被输入到第一级触发器Fl的 数据端子D，并且来自触发器Fl至F7的输出脉冲Ql至Q7被输入到 选择电路152。输出脉冲Ql至Q7的上升沿的定时顺序地从锁存信号 LS移位一个时钟信号CLK，而其下降沿的定时与锁存信号LS的相同。设定选择电路152，使得"H"电平和移位寄存器151的输出脉冲 Ql至Q2中的一个通过选择信号(设置端子)SEL1、 SEL2和SEL3的 输入被选择，所述选择信号被限定为每个数据驱动器IO布置的位置信 息。H或L电平被输入到选择信号(设置端子)SEL1、 SEL2和SEL3， 从而选择电路15的输出的上升沿与数据驱动器10相对应地被顺序延 迟，以便以A、 B、……和H的次序级联。通过在液晶面板的基板上执 行"H"或"L"电平的设定，如图4所示地设定了每个数据驱动器10 的选择信号(设置端子)SEL1、 SEL2禾BSEL3。锁存信号LS和选择电路152的输出被输入到NAND电路153， NAND电路153通过反相器154选择并输出内部锁存信号ILa、 ILb、 ......、 ILh中的一个。下面将描述内部锁存信号生成电路15的操作。(当应用于数据驱动器A时)如图4所示，设置端子SEL1、 SEL2 和SEL3分别被设定为"L、 L和L"电平。选择电路152的输出变为 "H"电平(移位寄存器151的输出脉冲Ql至Q7中任一个都未被选
择)。由于该原因，NAND电路153作为反相器，锁存信号LS输入到 NAND电路153。从内部锁存信号生成电路15输出了与锁存信号LS 具有相同定时的内部锁存信号ILa。(当应用于数据驱动器B时)如图4所示，设置端子SEL1、 SEL2 和SEL3分别被设定为"L、 L和H"电平。选择电路152选择输出脉 冲Ql 。因此，NAND电路153作为反相器，输出脉冲Ql输入到该NAND 电路153。从内部锁存信号生成电路15输出与输出脉冲Ql具有相同 定时的内部锁存信号ILb。换言之，内部锁存信号ILb的上升沿的定时 从锁存信号LS的定时延迟了一个时钟信号CLK，并且其下降沿的定时 变为与锁存信号L S相同的定时。在将内部锁存信号生成电路15应用至数据驱动器C、……、H的 情况中，当如图4所示对设置端子SEL1、 SEL2禾卩SEL3进行设定时， 选择电路152选择了输出脉冲Q2至Q7中的每一个。因此，NAND电 路153作为反相器，输出脉冲Q2至Q7中的每一个输入到该NAND电 路153，且从内部锁存信号生成电路15输出了与输出脉冲Q2至Q7具 有相同定时的内部锁存信号ILc至ILh。换言之，内部锁存信号ILc至 ILh的上升沿分别从锁存信号LS的上升沿延迟两个至七个时钟信号 CLK，并且其下降沿变为与锁存信号LS相同的定时。参考图5，给出了当每个数据驱动器10应用至数据驱动器3中的 每一个(A、 B、……和H)时的液晶面板的驱动电路的操作。以A、 B、……和H的次序，对应于要级联的数据驱动器10，在液晶面板的 基板上预先将每个数据驱动器10的设置端子SEL1、 SEL2和SEL3设 定为"H"或"L"电平。当起始信号HST从控制器2提供到第一级数 据驱动器10 (A)时，级联输出HST1、 HST2、……和HST7顺序地从 数据驱动器A传输到数据驱动器B，从数据驱动器B到数据驱动器 C，……，并从数据驱动器G到数据驱动器H。同时，数据信号DA顺 序获取到每个数据驱动器10中。当锁存信号LS被输入到每个数据驱
动器10的内部锁存信号生成电路15时，具有与时钟信号CLK同步顺 序延迟的上升沿的内部锁存信号ILa、 ILb、……、ILh从内部锁存信号 生成电路15输出到数据锁存电路13。每个数据驱动器10的数据锁存 电路13与内部锁存信号ILa、 ILb、……和ILh的上升沿同步地顺序锁 存数据信号DA。然后，数据驱动器10的内部锁存信号ILa、 ILb、……、 ILh的下降沿的定时相同。与下降沿同步，数据信号DA被D/A转换的 灰度电压同时从所有数据驱动器IO输出到液晶面板1的数据线。如上所述，在液晶面板的基板上设定每个数据驱动器10的选择信 号(设置端子)SEL1、 SEL2和SEL3,并且对应于数据驱动器10的级 联连接的次序来执行该设定。利用该设定，可与时钟信号CLK同步地 顺序延迟内部锁存信号ILa、 ILb、……和ILh的上升沿的定时。因此， 在维持时钟信号和内部锁存信号之间的相对时间关系的同时，能够在 数据驱动器IO之间改变锁存操作的定时。以这种方式，在不造成锁存 操作中的任何故障的情况下，可以抑制EMI的产生。在图3的例子中，其被设定为以布置的数据驱动器10的次序来执 行锁存操作。然而，只要在被设定为数据驱动器IO之间不重叠地执行 锁存操作的情况下，那么任何次序都是可以的。另外，如果没有EMI 问题，也可以以这种方式来设定，即将数据驱动器IO分成几个组，并 对每个组顺序执行锁存。另外，在该例子中，每个数据驱动器仅被延 迟一个时钟信号的周期，但是，如果增加了移位寄存器的级数以准备 相应数量的选择信号端子SEL，则可以将任何数据驱动器延迟一个时 钟周期的整数倍的任何时间周期。此时，如果设定数据驱动器的操作 次数差使其不相等，则也能够抑制取决于锁存时间差的周期的EMI的 产生。图6示出了第二实例的数据驱动器20，其被应用作为数据驱动器 3。给出相同的参考标记来表示与图2中相同的元件，并省略其描述。 如图6所示，类似于数据驱动器10，数据驱动器20包括数据寄存器12、数据锁存电路13和驱动器电路14。如图6所示，数据驱动器20还包括移位寄存器21和内部锁存信 号生成电路25，它们代替移位寄存器11和内部锁存信号生成电路15。 本发明的特征在于包括移位寄存器21和内部锁存信号生成电路25。下 面详细描述其构造和操作。类似于移位寄存器ll，移位寄存器21向数 据寄存器12顺序输出移位脉冲SP1至SP128。移位寄存器21与移位 寄存器11的不同点在于，在移位寄存器11的情况中，起始信号IHST 和OHST的脉冲宽度是相等的，而在移位寄存器21的情况中，起始信 号OHST的脉冲宽度被设定得比起始信号HST的脉冲宽度宽一个时钟 信号CLK。如图7所示，内部锁存信号生成电路25与内部锁存信号生成电路 15的不同点在于，包括用于产生选择信号SEL1、 SEL2和SEL3的计 数器255。计数器255对起始信号HST的脉冲宽度进行计数并产生3比特的 选择信号SEL1、 SEL2和SEL3。类似于内部锁存信号生成电路15，选 择信号SEL1、 SEL2和SEL3被提供到选择电路152。下面描述内部锁存信号生成电路25的操作。(当应用于数据驱动器A时)如图4所示，当具有一个CLK宽度 的起始信号HST被输入到计数器255时，具有"L、 L和L"电平的选 择信号SEL1、 SEL2和SEL3分别被输出到选择电路152。下面的操作 类似于内部锁存信号生成电路15的操作，并省略其描述。.(当应用于数据驱动器B时)如图4所示，当具有2-CLK宽度的 级联输出HST1被输入到计数器255时，具有"L、 L和H"电平的选 择信号SEL1、 SEL2和SEL3分别被输出到选择电路152。下面的操作
类似于内部锁存信号生成电路15，并省略其描述。此外，在应用于数据驱动器C、……和H的情况中，当具有三个至八个CLK宽度的级联输出HST2至HST7被输入到计数器255时， 选择信号SEL1、 SEL2和SEL3被输出到选择电路152，如图4所示。 下面的操作类似于内部锁存信号生成电路15，并省略其描述。参考图8，给出了在每个数据驱动器20应用至数据驱动器3中的 每一个(A、 B、……和H)的情况中的液晶面板的驱动电路的操作。 当起始信号HST从控制器2提供到第一级数据驱动器20 (A)时，具 有两个到八个CLK宽度的级联输出HST1、 HST2、 禾B HST7顺序从数据驱动器A传输到数据驱动器B，从数据驱动器B传输到数据驱 动器C，……，并从数据驱动器G传输到数据驱动器H。当起始信号 HST和级联输出HST1、 HST2、 和HST7被输入到每个数据驱动器20时，在每个数据驱动器20中，将数据信号DA获取到数据寄存器 12中。同时，与要被级联的数据驱动器20的次序相对应地设置内部锁 存信号生成电路25到选择器152的选择信号SEL1、 SEL2和SEL3。 下面的操作类似于数据驱动器10的情况，并省略其描述。如上所述，在每个数据驱动器20中，通过起始信号HST和级联输出HST1、 HST2、......、 HST7来设定选择信号SEU、 SEL2禾口 SEL3，并对应于要被级联的数据驱动器20的次序来执行该设定。利用该设定， 类似于应用数据驱动器10的情况，能够抑制EMI的产生。在数据驱动 器20中，数据驱动器IO所需要的外部设置端子SELI、 SEL2和SEL3 是不必要的，并且不需要增加外部端子的数量。在该例子中，按照数据驱动器20的级联次序加宽时钟宽度。然而， 还可以在开始时具有八个时钟或更大的宽度，然后縮短它。另外，在 该例子中，锁存定时是顺序延迟的，但是也可以延迟第一锁存定时， 然后顺序加快它。此外，类似于第一实例，可以按一个时钟的整数倍 来设定时间差。
权利要求
1. 一种平面显示设备的驱动电路，包括 输出锁存信号的控制器；和接收共同的锁存信号的多个数据驱动器，所述数据驱动器中的每 一个响应于锁存信号而产生内部锁存信号，其中在所述数据驱动器的每一个中，可以独立地控制内部锁存信 号的定时。
2. 根据权利要求1的驱动电路，其中时钟信号从所述控制器共同地提供到所述数据驱动器的每一个，所述锁存信号与所述时钟信号同步，并且与所述时钟信号同步地 执行所述控制。
3. 根据权利要求1的驱动电路，其中对于内部锁存信号的前沿执 行所述控制。
4. 根据权利要求1的驱动电路，其中根据所述数据驱动器中每一 个布置的位置信息来执行所述控制。
5. 根据权利要求4的驱动电路，其中通过在所述数据驱动器中的 每一个中提供的设置端子来限定所述位置信息。
6. 根据权利要求4的驱动电路，其中起始信号从所述控制器提供到所述数据驱动器中的每一个的 第一级，以使所述数据驱动器中的每一个被级联，并且通过要输入到所述每个数据驱动器的起始信号的脉冲宽度来限定 所述位置信息。
7. 根据权利要求6的驱动电路，其中所述数据驱动器中的每一个 具有所述起始信号的级联输出的脉冲宽度，该宽度比级联输入的脉冲 宽度宽预定的宽度。
8. 根据权利要求6的驱动电路，其中所述数据驱动器中的每一个具有所述起始信号的级联输出的脉冲宽度，该宽度比级联输入的脉冲 宽度窄预定的宽度。
9. 一种平面显示设备的数据驱动器，包括移位寄存器，用于响应于起始信号而产生与时钟信号同步的移位脉冲；数据寄存器，用于与所述移位脉冲同步地顺序获取数据信号；和 数据锁存电路，用于锁存由所述数据寄存器获取的数据信号，该 锁存的定时是可变的。
10. 根据权利要求9的数据驱动器，还包括内部锁存信号生成电 路，用于响应于锁存信号来产生与所述时钟信号同步的内部锁存信号，其中与所述内部锁存信号的前沿同步地执行该锁存。
11. 根据权利要求10的数据驱动器，其中所述内部锁存信号生成 电路在内部产生多个定时，并输出内部锁存信号，该内部锁存信号具 有从所述多个定时中选择的锁存定时。
12. 根据权利要求11的数据驱动器，其中所述定时是通过设置端 子来选择的。
13. 根据权利要求11的数据驱动器，其中响应于所述起始信号，所述移位寄存器向下一级输出另一个 起始信号，其具有比所述起始信号的脉冲宽度宽预定宽度的脉冲宽度，并且 通过对要被输入的起始信号的脉冲宽度进行计数来选择所述定时。
14. 一种数据驱动器，包括数据寄存器，其响应于移位脉冲来获取显示数据； 数据锁存电路，其响应于内部锁存信号来锁存从所述数据寄存器 输出的显示数据；和锁存信号生成器，其接收外部锁存信号，并响应于选择信号而产 生所述内部锁存信号，使得如下所述的定时之间的时间周期是可改变 的，所述定时是当所述外部锁存信号变化时的定时，以及当所述内部 锁存信号基于所述外部锁存信号的变化而变化时的定时。
全文摘要
时钟信号、数据信号和锁存信号共同从控制器提供到多个数据驱动器。数据信号和锁存信号与时钟信号同步。在数据驱动器的每一个中，内部锁存信号响应于锁存信号而与时钟信号同步产生。根据每个数据驱动器布置的位置信息，内部锁存信号的上升沿的定时在每个数据驱动器中独立控制。
文档编号G09G3/36GK101145325SQ20071015370
公开日2008年3月19日 申请日期2007年9月14日 优先权日2006年9月14日
发明者福尾元男 申请人:恩益禧电子股份有限公司
技术领域：
本发明涉及一种平面显示设备的驱动电路和数据驱动器。
技术背景作为点阵显示设备，液晶显示设备已用于诸如个人计算机等的各 种装置，这是因为它具有薄、轻和低功耗的特性。特别是，在控制高 清晰度图像质量方面具有优势的有源矩阵彩色液晶显示设备已成为主 流。这种液晶显示设备的液晶显示模块包括液晶面板(LCD面板)； 由半导体集成电路装置(以下称为IC)形成的控制电路(以下称为控 制器)；由IC形成的扫描侧驱动电路(以下称为扫描驱动器)；和数 据侧驱动电路(以下称为"数据驱动器")。在许多情况中，将一个 以上的驱动器提提供一台装置。例如，如果液晶面板的分辨率为XGA (1024X768像素 一个像素由R (红)、G (绿)禾C1 B (蓝)三个点 形成)，则要布置八个数据驱动器，每个覆盖128像素。每个数据驱动器将一条扫描线的数字数据信号转换为模拟灰度电 压，其中所述数字数据信号是从液晶面板的每条扫描线的控制器提供 的(对于每个水平间隔)，然后将得到的数字数据信号施加到液晶面 板的数据线。作为内部基本电路，每个数据驱动器具有移位寄存器、 数据寄存器、数据锁存电路和驱动器电路，并同时通过移位寄存器的 输入和输出级联。控制器向每个数据驱动器共同提供时钟信号、数字数据信号和锁 存信号。因此，起始信号被提供到第一级数据驱动器。提供到第一级数据驱动器的起始信号以顺序方式被传输到级联的第二级数据驱动器 以及随后级联的数据驱动器，从而使得八个数据驱动器的八个移位寄 存器能够作为一个移位寄存器操作。响应于该起始信号，每个数据驱 动器的移位寄存器向数据寄存器输出移位脉冲，用于获取与时钟信号 同步地顺序移位的显示数据。每个数据驱动器的数据寄存器与移位脉 冲同步地顺序获取数据信号。每个数据驱动器的数据锁存电路与锁存 信号同步地获取从数据寄存器提供的数据信号，保持该获取的数据信 号，直到为下一次提供锁存信号，亦即，保持一个水平间隔，并输出 该数据信号到驱动器电路。该驱动器电路对来自数据锁存电路的数据 信号执行D/A转换和放大，然后将得到的数据信号输出到液晶面板的 数据线。此时，数据锁存电路在锁存信号的前沿执行获取操作。在数 据锁存电路的获取操作的同时，驱动器电路断开数据输出，从而不向数据线输出处于D/A转换的过渡状态的值。之后，驱动器电路的输出在锁存信号的后沿连接到数据线，以便向数据线输出新的数据。现在，在上述液晶显示设备中，从控制器提供的一个锁存信号被 共同输入到每个数据驱动器的数据锁存电路。由于该原因，所有数据 驱动器的数据锁存电路与该锁存信号同步地同时执行锁存操作。当像 素数量增加时，由于液晶面板变得具有更高清晰度的图像质量和更大 的尺寸，因此构成数据锁存电路的锁存器的级数也随整个液晶显示设 备而增加。在这种情况下，当上述锁存操作由数据驱动器同时执行时， 与所有数据驱动器的锁存操作相关的电流同时流向显示设备共用的电源线，这导致增加的电磁干扰(以下称为"EMI")。日本专利申请特开No. 8-22268披露了一种解决该问题的技术。在 该专利文献中，披露了一种液晶驱动电路，其获取与时钟脉冲同步串 行输入的图像信号，并根据显示定时信号而并行输出基于串行获取的 图像数据形成的显示输出信号。在该液晶驱动电路中，除了输入端子 之外，还提供输出电路和输出端子，并且级联了多个液晶驱动电路。 在该液晶显示电路中，内部配线和输出电路用作延迟装置，以使每个 液晶驱动电路的显示信号的输出定时在时间'上分散。因此，能够解决上述问题。要注意到，在日本专利申请特开No. 8-22268的例子中，除 了显示定时信号之外，图像数据和时钟脉冲也通过延迟装置连续地传 输到级联的液晶驱动电路的每一个中，而并没有不共同地提供给液晶 显示电路的每一个中。以这种方式，维持了显示定时信号和图像数据 或时钟脉冲之间的相对时间关系，从而不会在获取图像数据或显示输 出中造成任何问题。现在，在上述日本专利申请特开No. 8-22268中披露的技术中，通 过利用在每个驱动器电路中设置的输出电路的延迟，产生了每个驱动 器电路的显示定时信号(锁存信号)的延迟时间。该延迟时间根据制 造条件而对于每个成品驱动器电路变化，并且其不容易控制。另外， 即使在相同的成品驱动器电路中，该延迟时间也根据环境温度和源电 压而变化，并且也不容易对其进行控制。另一方面，为了控制显示设备的EMI，必须以如下方式进行控制， 使得作为EMI天线的谐振频率和操作频率不相等。这里，对于每个显 示设备通常提供多个EMI天线，并且其操作频率周期性地增加流经该 设备的电源线的驱动器电路的源电流。然而，通过在日本专利申请特 开No. 8-22268中披露的技术，由于上述原因，其控制是不容易的。结 果，存在不利之处，即，根据设备和安装在其上的驱动器电路的组合 或根据使用环境，不能防止显示设备的EMI发生。发明内容本发明的平面显示设备的驱动电路包括用于输出锁存信号的控 制器；和多个数据驱动器，其共同被提供锁存信号，并且其中响应于 锁存信号而产生内部锁存信号。该驱动电路的特征在于，所述数据驱 动器的每一个能够独立控制内部锁存信号的定时。本发明的平面显示设备的数据驱动器包括移位寄存器，用于响 应于起始信号产生与时钟信号同步的移位脉冲；数据寄存器，用于与所述移位脉冲同步顺序获取数据信号；和数据锁存电路，用于锁存获 取到所述数据寄存器中的数据信号。该数据驱动器的特征在于，能够 控制锁存的定时。根据本发明，在多个数据驱动器的每一个中，能够独立控制内部 锁存信号的定时，并且锁存操作的定时能够在多个数据驱动器之间移 位。利用本发明，流经该设备的电源线的驱动器电路的源电流可对于 每个驱动器电路在不同的时间产生，并且源电流的峰值被抑制得很低， 以使产生EMI的强度最小化。同时，通过时钟信号的周期的整数倍的 频率来控制其时间差，以免具有显示设备的谐振频率，并由此能够抑 制显示设备的EMI的产生。
从以下结合附图对特定优选实施例进行的说明，本发明的上述和其他目的、优点和特征将更加明显，附图中图1是根据本发明一个实施例的液晶面板的驱动电路的构造图； 图2是示出用于图1所示的驱动电路的第一实例的数据驱动器的构造的框图；图3是示出用于图2所示的数据驱动器的内部锁存信号生成电路 的构造的框图；图4是设定图3所示的内部锁存信号生成电路的选择信号的表； 图5是示出当图2所示的数据驱动器用于图1所示的驱动电路时 的操作的图；图6是示出用于图1所示的驱动电路第二实例的数据驱动器的构 造的框图；图7是示出用于图6所示的数据驱动器的内部锁存信号生成电路 的构造的框图；图8是示出当图6所示的数据驱动器用于图1所示的驱动电路时 的操作的图。 具体实施方式
下面将参考附图来描述本发明的实施例。图1示出本发明的一个 实施例。液晶面板1的驱动电路具有控制器和数据驱动器3。例如，以液晶面板1具有XGA分辨率(1024X768像素 一个像素由R(红)、 G (绿)和B (蓝)三个点形成)的情况作为例子，布置八个数据驱动 器3 (A、 B……和H)，并且每个数据驱动器覆盖了显示128像素(输 出128X3点=384输出)。在八个数据驱动器3的每一个中，起始信号HST从控制器2提供 到第一级数据驱动器A。八个数据驱动器3通过来自数据驱动器3中 每一个的级联输出HST1、 HST2、……、HST7而级联。另外，时钟信 号CLK、数据信号DA和锁存信号LS从控制器2共同提供到数据驱动 器3中的每一个。当起始信号HST从控制器2提供到第一级数据驱动器A时，数据 驱动器A在内部并顺序地产生移位脉冲SP1、 SP2、……，以获取数据 信号DA。数据驱动器B、 C、……和H顺序地提供有级联输出HST1、 HST2、……、HST7，并类似地获取数据信号DA。当锁存信号LS从控制器2提供到每个数据驱动器3时，在每个数 据驱动器3内部产生内部锁存信号。每个数据驱动器3能够独立地控 制内部锁存信号的定时。具体地，它以如下方式控制。与时钟信号CLK 同步地执行定时控制，并对于内部锁存信号的上升沿(前沿)执行。 内部锁存信号的下降沿(后沿)在相同的定时处出现。另外，基于每 个数据驱动器3的设置位置的信息(A、 B、……和H)执行定时控制。 可通过在每一个数据驱动器中提供的设置端子来限定位置信息。另外， 根据另一装置，可通过输入到每个数据驱动器3的起始信号的脉冲宽 度来限定该位置信息。在该情况下，每个数据驱动器3将起始信号的 级联输出的脉冲宽度设定为比级联输入的脉冲宽度宽一个时钟信号 CLK的宽度。以这种方式，产生内部锁存信号，其具有与时钟信号CLK 同步地按如下次序顺序延迟的数据驱动器A、 B、……和H的上升沿。当数据信号DA被获取到每个数据驱动器3中时，每个数据驱动 器3与内部锁存信号的上升沿同步地顺序锁存数据信号DA。另外，所 有数据驱动器3具有相同的内部锁存信号的下降沿的定时。与该下降 沿相同步地，所有数据驱动器3同时向液晶面板的数据线输出灰度电 压，该灰度电压是数据信号DA被D/A转换的。图2示出第一实例的数据驱动器10，其应用作为数据驱动器3。 如图2所示，作为通用的基本电路，数据驱动器IO具有移位寄存器11、 数据寄存器12、数据锁存电路13和驱动器电路14。驱动器电路14包 括电平转换器、D/A转换器和输出放大器(未示出)。将给出上述基本电路的通常基本操作的简要描述。响应于起始信 号IHST，移位寄存器11与时钟信号CLK同步地向数据寄存器12顺序 输出移位脉冲SP1至SP128,并向下一级输出起始信号OHST。在一个 水平间隔期间，对于液晶面板1的一条扫描线，例如对于与来自移位 寄存器11的移位脉冲SP1至SP8同步的每个像素，数据寄存器12在 其中顺序获取数据信号DA。响应于根据锁存信号LS产生的内部锁存 信号IL的上升沿，数据锁存电路13获取从数据寄存器12提供的数据 信号DA，保持该获取的数据信号DA，直到内部锁存信号IL的下一上 升沿，亦即，保持一个水平间隔，并输出所得到的数据信号DA到驱动 器电路14。驱动器电路14对来自数据锁存电路13的数据信号DA进 行D/A转换并放大，然后与内部锁存信号IL的下降沿同步地同时输出 得到的数据信号DA。如图2所示，数据驱动器10还包括内部锁存信号生成电路15， 用于在从外部接收到锁存信号LS之后向数据锁存电路13输入内部锁 存信号IL。本发明的特征在于包括内部锁存信号生成电路15。下面将 给出其构造和详细描述。内部锁存信号生成电路15是用于可选择地向数据锁存电路13输出内部锁存信号ILa、 ILb、'…"、ILh的电路，如 图5所示，这些信号与时钟信号CLK同步地从锁存信号LS顺序延迟。 如图3所示，内部锁存信号生成电路15包括移位寄存器151、选择电 路152、 NAND电路153和反相器154。移位寄存器151由七级触发器F1至F7形成，所述触发器由D触 发器(DFF)构成并级联。锁存信号LS被输入到第一级触发器Fl的 数据端子D，并且来自触发器Fl至F7的输出脉冲Ql至Q7被输入到 选择电路152。输出脉冲Ql至Q7的上升沿的定时顺序地从锁存信号 LS移位一个时钟信号CLK，而其下降沿的定时与锁存信号LS的相同。设定选择电路152，使得"H"电平和移位寄存器151的输出脉冲 Ql至Q2中的一个通过选择信号(设置端子)SEL1、 SEL2和SEL3的 输入被选择，所述选择信号被限定为每个数据驱动器IO布置的位置信 息。H或L电平被输入到选择信号(设置端子)SEL1、 SEL2和SEL3， 从而选择电路15的输出的上升沿与数据驱动器10相对应地被顺序延 迟，以便以A、 B、……和H的次序级联。通过在液晶面板的基板上执 行"H"或"L"电平的设定，如图4所示地设定了每个数据驱动器10 的选择信号(设置端子)SEL1、 SEL2禾BSEL3。锁存信号LS和选择电路152的输出被输入到NAND电路153， NAND电路153通过反相器154选择并输出内部锁存信号ILa、 ILb、 ......、 ILh中的一个。下面将描述内部锁存信号生成电路15的操作。(当应用于数据驱动器A时)如图4所示，设置端子SEL1、 SEL2 和SEL3分别被设定为"L、 L和L"电平。选择电路152的输出变为 "H"电平(移位寄存器151的输出脉冲Ql至Q7中任一个都未被选
择)。由于该原因，NAND电路153作为反相器，锁存信号LS输入到 NAND电路153。从内部锁存信号生成电路15输出了与锁存信号LS 具有相同定时的内部锁存信号ILa。(当应用于数据驱动器B时)如图4所示，设置端子SEL1、 SEL2 和SEL3分别被设定为"L、 L和H"电平。选择电路152选择输出脉 冲Ql 。因此，NAND电路153作为反相器，输出脉冲Ql输入到该NAND 电路153。从内部锁存信号生成电路15输出与输出脉冲Ql具有相同 定时的内部锁存信号ILb。换言之，内部锁存信号ILb的上升沿的定时 从锁存信号LS的定时延迟了一个时钟信号CLK，并且其下降沿的定时 变为与锁存信号L S相同的定时。在将内部锁存信号生成电路15应用至数据驱动器C、……、H的 情况中，当如图4所示对设置端子SEL1、 SEL2禾卩SEL3进行设定时， 选择电路152选择了输出脉冲Q2至Q7中的每一个。因此，NAND电 路153作为反相器，输出脉冲Q2至Q7中的每一个输入到该NAND电 路153，且从内部锁存信号生成电路15输出了与输出脉冲Q2至Q7具 有相同定时的内部锁存信号ILc至ILh。换言之，内部锁存信号ILc至 ILh的上升沿分别从锁存信号LS的上升沿延迟两个至七个时钟信号 CLK，并且其下降沿变为与锁存信号LS相同的定时。参考图5，给出了当每个数据驱动器10应用至数据驱动器3中的 每一个(A、 B、……和H)时的液晶面板的驱动电路的操作。以A、 B、……和H的次序，对应于要级联的数据驱动器10，在液晶面板的 基板上预先将每个数据驱动器10的设置端子SEL1、 SEL2和SEL3设 定为"H"或"L"电平。当起始信号HST从控制器2提供到第一级数 据驱动器10 (A)时，级联输出HST1、 HST2、……和HST7顺序地从 数据驱动器A传输到数据驱动器B，从数据驱动器B到数据驱动器 C，……，并从数据驱动器G到数据驱动器H。同时，数据信号DA顺 序获取到每个数据驱动器10中。当锁存信号LS被输入到每个数据驱
动器10的内部锁存信号生成电路15时，具有与时钟信号CLK同步顺 序延迟的上升沿的内部锁存信号ILa、 ILb、……、ILh从内部锁存信号 生成电路15输出到数据锁存电路13。每个数据驱动器10的数据锁存 电路13与内部锁存信号ILa、 ILb、……和ILh的上升沿同步地顺序锁 存数据信号DA。然后，数据驱动器10的内部锁存信号ILa、 ILb、……、 ILh的下降沿的定时相同。与下降沿同步，数据信号DA被D/A转换的 灰度电压同时从所有数据驱动器IO输出到液晶面板1的数据线。如上所述，在液晶面板的基板上设定每个数据驱动器10的选择信 号(设置端子)SEL1、 SEL2和SEL3,并且对应于数据驱动器10的级 联连接的次序来执行该设定。利用该设定，可与时钟信号CLK同步地 顺序延迟内部锁存信号ILa、 ILb、……和ILh的上升沿的定时。因此， 在维持时钟信号和内部锁存信号之间的相对时间关系的同时，能够在 数据驱动器IO之间改变锁存操作的定时。以这种方式，在不造成锁存 操作中的任何故障的情况下，可以抑制EMI的产生。在图3的例子中，其被设定为以布置的数据驱动器10的次序来执 行锁存操作。然而，只要在被设定为数据驱动器IO之间不重叠地执行 锁存操作的情况下，那么任何次序都是可以的。另外，如果没有EMI 问题，也可以以这种方式来设定，即将数据驱动器IO分成几个组，并 对每个组顺序执行锁存。另外，在该例子中，每个数据驱动器仅被延 迟一个时钟信号的周期，但是，如果增加了移位寄存器的级数以准备 相应数量的选择信号端子SEL，则可以将任何数据驱动器延迟一个时 钟周期的整数倍的任何时间周期。此时，如果设定数据驱动器的操作 次数差使其不相等，则也能够抑制取决于锁存时间差的周期的EMI的 产生。图6示出了第二实例的数据驱动器20，其被应用作为数据驱动器 3。给出相同的参考标记来表示与图2中相同的元件，并省略其描述。 如图6所示，类似于数据驱动器10，数据驱动器20包括数据寄存器12、数据锁存电路13和驱动器电路14。如图6所示，数据驱动器20还包括移位寄存器21和内部锁存信 号生成电路25，它们代替移位寄存器11和内部锁存信号生成电路15。 本发明的特征在于包括移位寄存器21和内部锁存信号生成电路25。下 面详细描述其构造和操作。类似于移位寄存器ll，移位寄存器21向数 据寄存器12顺序输出移位脉冲SP1至SP128。移位寄存器21与移位 寄存器11的不同点在于，在移位寄存器11的情况中，起始信号IHST 和OHST的脉冲宽度是相等的，而在移位寄存器21的情况中，起始信 号OHST的脉冲宽度被设定得比起始信号HST的脉冲宽度宽一个时钟 信号CLK。如图7所示，内部锁存信号生成电路25与内部锁存信号生成电路 15的不同点在于，包括用于产生选择信号SEL1、 SEL2和SEL3的计 数器255。计数器255对起始信号HST的脉冲宽度进行计数并产生3比特的 选择信号SEL1、 SEL2和SEL3。类似于内部锁存信号生成电路15，选 择信号SEL1、 SEL2和SEL3被提供到选择电路152。下面描述内部锁存信号生成电路25的操作。(当应用于数据驱动器A时)如图4所示，当具有一个CLK宽度 的起始信号HST被输入到计数器255时，具有"L、 L和L"电平的选 择信号SEL1、 SEL2和SEL3分别被输出到选择电路152。下面的操作 类似于内部锁存信号生成电路15的操作，并省略其描述。.(当应用于数据驱动器B时)如图4所示，当具有2-CLK宽度的 级联输出HST1被输入到计数器255时，具有"L、 L和H"电平的选 择信号SEL1、 SEL2和SEL3分别被输出到选择电路152。下面的操作
类似于内部锁存信号生成电路15，并省略其描述。此外，在应用于数据驱动器C、……和H的情况中，当具有三个至八个CLK宽度的级联输出HST2至HST7被输入到计数器255时， 选择信号SEL1、 SEL2和SEL3被输出到选择电路152，如图4所示。 下面的操作类似于内部锁存信号生成电路15，并省略其描述。参考图8，给出了在每个数据驱动器20应用至数据驱动器3中的 每一个(A、 B、……和H)的情况中的液晶面板的驱动电路的操作。 当起始信号HST从控制器2提供到第一级数据驱动器20 (A)时，具 有两个到八个CLK宽度的级联输出HST1、 HST2、 禾B HST7顺序从数据驱动器A传输到数据驱动器B，从数据驱动器B传输到数据驱 动器C，……，并从数据驱动器G传输到数据驱动器H。当起始信号 HST和级联输出HST1、 HST2、 和HST7被输入到每个数据驱动器20时，在每个数据驱动器20中，将数据信号DA获取到数据寄存器 12中。同时，与要被级联的数据驱动器20的次序相对应地设置内部锁 存信号生成电路25到选择器152的选择信号SEL1、 SEL2和SEL3。 下面的操作类似于数据驱动器10的情况，并省略其描述。如上所述，在每个数据驱动器20中，通过起始信号HST和级联输出HST1、 HST2、......、 HST7来设定选择信号SEU、 SEL2禾口 SEL3，并对应于要被级联的数据驱动器20的次序来执行该设定。利用该设定， 类似于应用数据驱动器10的情况，能够抑制EMI的产生。在数据驱动 器20中，数据驱动器IO所需要的外部设置端子SELI、 SEL2和SEL3 是不必要的，并且不需要增加外部端子的数量。在该例子中，按照数据驱动器20的级联次序加宽时钟宽度。然而， 还可以在开始时具有八个时钟或更大的宽度，然后縮短它。另外，在 该例子中，锁存定时是顺序延迟的，但是也可以延迟第一锁存定时， 然后顺序加快它。此外，类似于第一实例，可以按一个时钟的整数倍 来设定时间差。
权利要求
1. 一种平面显示设备的驱动电路，包括 输出锁存信号的控制器；和接收共同的锁存信号的多个数据驱动器，所述数据驱动器中的每 一个响应于锁存信号而产生内部锁存信号，其中在所述数据驱动器的每一个中，可以独立地控制内部锁存信 号的定时。
2. 根据权利要求1的驱动电路，其中时钟信号从所述控制器共同地提供到所述数据驱动器的每一个，所述锁存信号与所述时钟信号同步，并且与所述时钟信号同步地 执行所述控制。
3. 根据权利要求1的驱动电路，其中对于内部锁存信号的前沿执 行所述控制。
4. 根据权利要求1的驱动电路，其中根据所述数据驱动器中每一 个布置的位置信息来执行所述控制。
5. 根据权利要求4的驱动电路，其中通过在所述数据驱动器中的 每一个中提供的设置端子来限定所述位置信息。
6. 根据权利要求4的驱动电路，其中起始信号从所述控制器提供到所述数据驱动器中的每一个的 第一级，以使所述数据驱动器中的每一个被级联，并且通过要输入到所述每个数据驱动器的起始信号的脉冲宽度来限定 所述位置信息。
7. 根据权利要求6的驱动电路，其中所述数据驱动器中的每一个 具有所述起始信号的级联输出的脉冲宽度，该宽度比级联输入的脉冲 宽度宽预定的宽度。
8. 根据权利要求6的驱动电路，其中所述数据驱动器中的每一个具有所述起始信号的级联输出的脉冲宽度，该宽度比级联输入的脉冲 宽度窄预定的宽度。
9. 一种平面显示设备的数据驱动器，包括移位寄存器，用于响应于起始信号而产生与时钟信号同步的移位脉冲；数据寄存器，用于与所述移位脉冲同步地顺序获取数据信号；和 数据锁存电路，用于锁存由所述数据寄存器获取的数据信号，该 锁存的定时是可变的。
10. 根据权利要求9的数据驱动器，还包括内部锁存信号生成电 路，用于响应于锁存信号来产生与所述时钟信号同步的内部锁存信号，其中与所述内部锁存信号的前沿同步地执行该锁存。
11. 根据权利要求10的数据驱动器，其中所述内部锁存信号生成 电路在内部产生多个定时，并输出内部锁存信号，该内部锁存信号具 有从所述多个定时中选择的锁存定时。
12. 根据权利要求11的数据驱动器，其中所述定时是通过设置端 子来选择的。
13. 根据权利要求11的数据驱动器，其中响应于所述起始信号，所述移位寄存器向下一级输出另一个 起始信号，其具有比所述起始信号的脉冲宽度宽预定宽度的脉冲宽度，并且 通过对要被输入的起始信号的脉冲宽度进行计数来选择所述定时。
14. 一种数据驱动器，包括数据寄存器，其响应于移位脉冲来获取显示数据； 数据锁存电路，其响应于内部锁存信号来锁存从所述数据寄存器 输出的显示数据；和锁存信号生成器，其接收外部锁存信号，并响应于选择信号而产 生所述内部锁存信号，使得如下所述的定时之间的时间周期是可改变 的，所述定时是当所述外部锁存信号变化时的定时，以及当所述内部 锁存信号基于所述外部锁存信号的变化而变化时的定时。
全文摘要
时钟信号、数据信号和锁存信号共同从控制器提供到多个数据驱动器。数据信号和锁存信号与时钟信号同步。在数据驱动器的每一个中，内部锁存信号响应于锁存信号而与时钟信号同步产生。根据每个数据驱动器布置的位置信息，内部锁存信号的上升沿的定时在每个数据驱动器中独立控制。
文档编号G09G3/36GK101145325SQ20071015370
公开日2008年3月19日 申请日期2007年9月14日 优先权日2006年9月14日
发明者福尾元男 申请人:恩益禧电子股份有限公司
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