移位寄存器单元、移位寄存器、阵列基板及显示装置的制作方法
专利名称：移位寄存器单元、移位寄存器、阵列基板及显示装置的制作方法
技术领域：
本发明涉及液晶显示技术，特别是指一种移位寄存器单元、移位寄存器及其应用的阵列基板及显示装置。
背景技术：
近年来，随着半导体科技的蓬勃发展，便携式电子产品及平面显示器产品也随之兴起。而且，薄膜晶体管(TFT, Thin Film Transistor)液晶显示器由于具有操作电压低、无辐射线散射、重量轻、以及体积小等优点，已逐渐成为各种数据产品的标准输出设备。TFT液晶显示器一般由水平和垂直两个方向排列的像素矩阵构成，TFT液晶显示器进行显示时，通过移位寄存器产生栅极输入信号，从第一行到最后一行依次扫描各行像素。在设计TFT液晶显示器时，需要设计适当的移位寄存器，以保证其稳定工作。通常，移位寄存器是由多级移位寄存器单元串联而成，且前一级移位寄存器单元的输出信号为后一级移位寄存器单兀的输入信号。为了降低TFT液晶显示器的制作成本，已有部分厂商通过非晶硅工艺直接在面板的玻璃基板上制作多级非晶硅移位寄存器，借以取代公知所惯用的栅极驱动器，从而达到降低液晶显示器制作成本的目的。但是，使用非晶硅材料制作的TFT，在受到电压的应力(stress)条件下，阈值电压会产生移动，从而会使得TFT的驱动能力减弱，进而会缩短液晶显示器的寿命，因此，在设计非晶硅移位寄存器的电路时，需要减缓非晶硅材料制作的TFT的阈值电压的移动，以保证在液晶显示器的产品寿命规格内，移位寄存器能正常工作，即正常驱动整个液晶面板。为解决上述问题，各个厂商也纷纷致力于这方面的研究。为此，提出了一种移位寄存器的电路设计方案，图I为该设计方案的移位寄存器单元的电路结构示意图，如图I所示，该电路由十三个非晶娃制作的TFT及一个电容组成，采用图I所示的移位寄存器，虽然在一定程度上可以减缓TFT的阈值电压的移动，但是，当第一时钟信号输入端(CLK)输出高电平信号时，薄膜晶体管M5上会有电流，从而导致整个电路的功耗比较大，因此，在图I所示的电路的基础上，又进行了改进，以降低整个电路的功耗，改进后的移位寄存器单元的电路结构如图2所示。上述两种电路设计方案，虽然可以在一定程度上减缓TFT的阈值电压的移动，但是，上述两种电路设计方案仍存在技术缺陷，具体地，采用上述两种电路设计出的移位寄存器单元，只有当第二时钟信号输入端(CLK B)为高电平信号时，才能拉低栅线的电位，即移位寄存器单元的输出端(OUTPUT)的电位，而当第一时钟信号输入端(CLK)为高电平信号时，则不能拉低栅线的电位，如此，会造成电路的噪声较大，从而会造成电路的功能紊乱，t匕如一行会输出几个脉冲信号等，进而造成移位寄存器的工作寿命下降。
发明内容
有鉴于此，本发明的主要目的在于提供一种移位寄存器单元、移位寄存器、阵列基板、液晶面板及显示设备，能在移位寄存器单元未被选用时，维持栅线的电位处于拉低状态，进而保证移位寄存器的工作寿命。为达到上述目 的，本发明的技术方案是这样实现的本发明提供一种移位寄存器单元，包括输入模块、栅极信号生成模块、以及输出模块；该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。进一步地，上述移位寄存器单元中，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。本发明还提供了一种移位寄存器，由n级移位寄存器单元串接构成，n为大于等于2的整数，所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管;其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。进一步地，在上述移位寄存器中，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。本发明还提供了一种阵列基板，包括直接设置于其上的移位寄存器，所述移位寄存器由n级移位寄存器单元串接构成，n为大于等于2的整数；所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；所述移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。进一步地，上述的阵列基板中，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。本发明还提供了一种显示装置，包括上述的阵列基板。本发明提供的移位寄存器单元、移位寄存器、阵列基板及显示装置，当第一时钟信 号输入端(CLK)输入高电平信号,且其它输入端输入低电平信号时，即移位寄存器单兀未被选用时，能维持栅线的电位处于拉低状态，如此，能降低移位寄存器电路的噪声，进而保证移位寄存器的工作寿命。
图I为现有技术中移位寄存器单元的电路结构示意图；图2为图I所不电路改进后的移位寄存器单兀的电路结构不意图；图3为本发明提供的移位寄存器单元结构示意图；图4为实施例的移位寄存器单元的电路结构示意图；图5为实施例的移位寄存器单兀的电路工作时序不意图。
具体实施例方式下面结合附图及具体实施例对本发明再作进一步详细的说明。本发明提供的移位寄存器单元，如图3所示，该移位寄存器单元包括输入模块31、栅极信号生成模块32、输出模块33、以及电平控制模块34 ;其中，输入模块31，用于输入第一时钟信号及第二时钟信号，并用于输入帧起始信号、低电压信号、以及复位信号；栅极信号生成模块32,与输入模块31相连接,包括^ 个薄膜晶体管及一个电容，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位，或者，当第一时钟信号为高电平信号时，拉低栅线的电位；输出模块33，与栅极信号生成模块32相连接，用于发送栅极信号生成模块32生成的栅极驱动信号；电平控制模块34，与输入模块31及栅极信号生成模块32相连接，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位，或者，当第二时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位。其中，所述输入模块31,如图4所不,包括信号输入端(INPUT)、第一时钟信号输入端(CLK)、第二时钟信号输入端(CLK B)、复位信号输入端(RESET)、以及低电压信号输入端(VSS);其中，CLK端与CLK B端的信号的相位差为180度，即CLK端输入的信号与CLK B端输入的信号的反相信号相同；INPUT端用于输入与该移位寄存器单兀相邻的上一个移位寄存器单兀输出模块输出的信号，RESET端用于输入与该移位寄存器单兀相邻的下一个移位寄存器单兀输出模块输出的信号。所述栅极信号生成模块32包括十一个薄膜晶体管及一个电容，如图4所示，其中，-j^一个薄膜晶体管是指 M6、M7、M8、M9、M10、Mil、M12、M13、M14、M15 和 M16,电容是指 Cl ；十一个薄膜晶体管及电容Cl之间的连接关系如图4所示。所述栅极信号生成模块32包括的^^一个薄膜晶体管及一个电容的连接关系，与图2中M1、M2、M3、M4、M5、M6、M8、M9、M10、Mll及M13十一个薄膜晶体管以及电容Cl的连接关系相同，为现有技术，因此此处不再赘述。所述电平控制模块34包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极 相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接；第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与VSS端相连接，第五薄膜晶体管的漏极与输出模块33块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块中的电容相连接。其中，由于移位寄存器由多级移位寄存器单元串联而成，为了保证正常的工作，第n级移位寄存器单元中与CLK端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLKB端相连接，相应的，第n级移位寄存器单元中与CLK B端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLK端相连接，因此，栅极信号生成模块32，用于当第二时钟信号为高电平信号时，拉低栅线的电位，相应的，电平控制模块34，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位；栅极信号生成模块32，用于当第一时钟信号为高电平信号时，拉低栅线的电位，相应的，电平控制模块34，用于第二时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位。所述第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，具体为当第一薄膜晶体管的栅极及源极均与CLK端相连接时，则第四薄膜晶体管的漏极与CLK端相连接；当第一薄膜晶体管的栅极及源极均与CLK B端相连接时，则第四薄膜晶体管的漏极与CLK B端相连接。下面结合实施例对本发明再作进一步详细的描述。本实施例的移位寄存器，由多级移位寄存器单元串联而成，且前一级移位寄存器单元的输出信号为后一级移位寄存器单元的输入信号。每一级的移位寄存器单元的电路基本相同，这里以第n级的移位寄存器单元的电路为例，其中，n为大于等于2的自然数。如图4所示，输入模块包括INPUT端、CLK端、CLK B端、RESET端、以及VSS端；其中，CLK端与CLK B端的信号的相位差为180度，即CLK端输入的信号与CLK B端输入的信号的反相信号相同；INPUT端用于输入与该移位寄存器单兀相邻的上一个移位寄存器单兀输出模块输出的信号，RESET端用于输入与该移位寄存器单兀相邻的下一个移位寄存器单兀输出模块输出的信号；
栅极信号生成模块包括第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管Mil、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15、第十六薄膜晶体管M16、以及电容Cl ；输出模块包括输出端(OUTPUT)；电平控制模块包括第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、以及第五薄膜晶体管M5。本实施例提供的移位寄存器单元，栅极信号生成模块中各个薄膜晶体管、及电容Cl之间的连接关系为现有技术，这里不再赘述。电平控制模块中各个薄膜晶体管之间的连接关系以及与栅极信号生成模块的连接关系，具体为电平控制模块包括第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶 体管M3、第四薄膜晶体管M4、以及第五薄膜晶体管M5 ;其中，第一薄膜晶体管Ml的漏极分别与第二薄膜晶体管M2的源极及第四薄膜晶体管M4的栅极相连接，第二薄膜晶体管M2的栅极与第三薄膜晶体管M3的栅极相连接，第三薄膜晶体管M3的漏极分别与第四薄膜晶体管M4的源极及第五薄膜晶体管M5的栅极相连接，第五薄膜晶体管M5的源极分别与第二薄膜晶体管M2的漏极及第三薄膜晶体管M3的源极相连接；第一薄膜晶体管Ml的栅极及源极均与CLK端相连接，第四薄膜晶体管M4的漏极与CLK端相连接，第二薄膜晶体管M2的漏极及第三薄膜晶体管M3的源极均与VSS端相连接，第五薄膜晶体管M5的漏极与OUTPUT端相连接，第二薄膜晶体管M2的栅极与第三薄膜晶体管M3的栅极的连接点与电容Cl相连接，换句话说，第二薄膜晶体管M2的栅极与第三薄膜晶体管M3的栅极的连接点与第十一薄膜晶体管Mll的栅极连接在一起。这里，需要说明的是第n级移位寄存器单元中与CLK端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLK B端相连接，相应的，第n级移位寄存器单元中与CLK B端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLK端相连接，因此，在第n+1级的移位寄存器单元的电路中，第一薄膜晶体管Ml的栅极及源极均与CLK B端相连接，第四薄膜晶体管M4的漏极与CLK B端相连接。这里，为描述方便，在以下的描述中，将第六薄膜晶体管M6的源极、第十六薄膜晶体管M16的源极、第十一薄膜晶体管Mll的栅极、以及第八薄膜晶体管M8的栅极所形成的连接点称为PU，将第十薄膜晶体管MlO的源极、第十一薄膜晶体管Mll的漏极、第十四薄膜晶体管M14的栅极、以及第十五薄膜晶体管M15的栅极所形成的连接点称为HH，将第二薄膜晶体管M2的栅极、第三薄膜晶体管M3的栅极、以及第十一薄膜晶体管Mll的栅极所形成的连接点称为H)2。本实施例的移位寄存器单元的电路工作时序图，如图5所示，下面结合图5详细描述本实施例的移位寄存器单元的电路工作原理。在A时间段内，第n-1级移位寄存器单元的输出信号作为第n级移位寄存器单元的输入信号(STV)，同时，CLK B端输入高电平信号，在此阶段，STV将第六薄膜晶体管M6开启，同时，CLK B端的高电平信号开启第十六薄膜晶体管M16，第六薄膜晶体管M6、及第十六薄膜晶体管M16开启的结果使得I3U的电位升高，PU电位的升高致使第i^一薄膜晶体管Mil、第十二薄膜晶体管M12、第二薄膜晶体管M2、以及第三薄膜晶体管M3开启，从而致使PDl的电位降低，从而进一步关断第十薄膜晶体管M10、第十四薄膜晶体管M14、以及第十五薄膜晶体管M15，这样，就能给电容Cl更充分的充电，以便在B时间段时，使第八薄膜晶体管M8的开启程度更高之后在B时间段内，STV为低电平信号，SP =INPUT端输入低电平信号，同时，CLK端输入高电平信号，CLK B端输入低电平信号，即CLK端与CLKB端输入的脉冲信号的相位差为180度，在此阶段，STV的低电平信号会关断第六薄膜晶体管M6，且由于电容耦合(bootsrapping)效应,使得PU的电位进一步升高,致使第八薄膜晶体管M8的开启程度更高，从而使得移位寄存器单元的OUTPUT端输出高电平信号，同时，在B的时间段内，PDl及PD2的电位一直处于低电位，致使第十四薄膜晶体管M14、第十五薄膜晶体管M15、第二薄膜晶体管M2、以及第三薄膜晶体管M3处于关断状态。之后在C时间段内，CLK端输入低电平信号,CLK B端输入高电平信号，同时,第n+1级的输出信号作为第n级移位寄存器单元的复位信号从RESET端输入，复位信号为高电平信号，在此阶段，各个输入信号致使第七薄膜晶体管M7、第十薄膜晶体管M10、第十三薄膜晶体管M13、以及第十四薄膜晶体管M14开启，开启的结果使得的电位拉低，从而关断第十一薄膜晶体管Mll及第十二薄膜晶体管M12，同时，致使第九薄膜晶体管M9、及第十五薄膜晶体管M15开启，开启的结果拉低了 OUTPUT端的电位，从而，使得OUTPUT端的信号从高电平信号变为了低电平信号。在D时间段内，CLK端输入高电平信号，CLK B端输入低电平信号致使第一薄膜晶体管Ml、第四薄膜晶体管M4、以及第五薄膜晶体管M5开启，同时，第二薄膜晶体管M2及第三薄膜晶体管M3的关断致使OUTPUT端维持低电平信号。此时间段内电路的目的为当CLK端输入高电平信号时，维持OUTPUT端的低电位，如此，可以降低整个移位寄存器电路的噪声。在E时间段内，CLK B端输入高电平信号，CLK端输入低电平信号，第十薄膜晶体管MlO及第十三薄膜晶体管M13开启，且第十一薄膜晶体管Mll及第十二薄膜晶体管M12关断，从而致使PDl的电位处于高电平，同时，第十四薄膜晶体管M14的开启致使PU的电位拉低，第十五薄膜晶体管M15的开启致使OUTPUT端的电位拉低，即维持低电平信号。此时间段内电路的目的为当CLK B端输入高电平信号时，维持PU和OUTPUT端的低电位，如此，可以降低整个移位寄存器电路的噪声。在以上的描述中，D时间段到E时间段之间的时间称为此次各行像素扫描过程中该移位寄存器单元未被选择的时间。基于上述移位寄存器单元，本发明还提供了一种移位寄存器，该移位寄存器由n级移位寄存器单元串接在一起，其中，n为大于等于2的整数，所述移位寄存器单元包括输入模块、栅极信号生成模块、输出模块、以及电平控制模块；其中，输入模块，用于输入第一时钟信号及第二时钟信号，并用于输入巾贞起始信号、低电压信号、以及复位信号；栅极信号生成模块，与输入模块相连接，包括i 个薄膜晶体管及一个电容，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位；输出模块，与栅极信号生成模块相连接，用于发送栅极信号生成模块生成的栅极驱动信号；
电平控制模块，与栅极信号生成模块相连接，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块拉低栅线的电位。其中，所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接；第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与VSS端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块中的电容相连接。基于上述移位寄存器，本发明还提供了一种阵列基板，该阵列基板包括直接设置于其上的移位寄存器，所述移位寄存器由n级移位寄存器单元串接在一起，其中，所述移位寄存器单元包括输入模块、栅极信号生成模块、输出模块、以及电平控制模块；其中，输入模块，用于输入第一时钟信号及第二时钟信号，并用于输入巾贞起始信号、低电压信号、以及复位信号；栅极信号生成模块，与输入模块相连接，包括i 个薄膜晶体管及一个电容，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位；输出模块，与栅极信号生成模块相连接，用于发送栅极信号生成模块生成的栅极驱动信号；电平控制模块，与栅极信号生成模块相连接，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块拉低栅线的电位。其中，所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接；第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与VSS端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块中的电容相连接。本发明还提供一种显示装置，使用了上述的阵列基板。该显示装置可以是液晶面板、手机、液晶电视、笔记本电脑、液晶显示器等。以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。权利要求
1.一种移位寄存器单兀，包括输入模块、栅极信号生成模块、以及输出模块；其特征在于，该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中， 第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。
2.根据权利要求I所述的移位寄存器单元，其特征在于， 第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜 晶体管的栅极的连接点与栅极信号生成模块的电容相连接。
3.一种移位寄存器，由n级移位寄存器单元串接构成，n为大于等于2的整数，所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；其特征在于，该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中， 第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。
4.根据权利要求3所述的移位寄存器，其特征在于， 第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。
5.一种阵列基板，包括直接设置于其上的移位寄存器，所述移位寄存器由n级移位寄存器单元串接构成，n为大于等于2的整数；所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；其特征在于，所述移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中， 第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。
6.根据权利要求5所述的阵列基板，其特征在于，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。
7.—种显示装置，其特征在于，包括权利要求5或6所述的阵列基板。
全文摘要
本发明公开了一种移位寄存器单元、移位寄存器、阵列基板及显示装置，包括电平控制模块，与栅极信号生成模块相连接，电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。采用本发明，在移位寄存器单元未被选择时，能维持栅线的电位处于拉低状态，进而保证移位寄存器的工作寿命。
文档编号G09G3/20GK102646384SQ201110301288
公开日2012年8月22日 申请日期2011年9月28日 优先权日2011年9月28日
发明者吕敬, 孙阳, 张玉亭, 彭宽军, 黄应龙 申请人:京东方科技集团股份有限公司
技术领域：
本发明涉及液晶显示技术，特别是指一种移位寄存器单元、移位寄存器及其应用的阵列基板及显示装置。
背景技术：
近年来，随着半导体科技的蓬勃发展，便携式电子产品及平面显示器产品也随之兴起。而且，薄膜晶体管(TFT, Thin Film Transistor)液晶显示器由于具有操作电压低、无辐射线散射、重量轻、以及体积小等优点，已逐渐成为各种数据产品的标准输出设备。TFT液晶显示器一般由水平和垂直两个方向排列的像素矩阵构成，TFT液晶显示器进行显示时，通过移位寄存器产生栅极输入信号，从第一行到最后一行依次扫描各行像素。在设计TFT液晶显示器时，需要设计适当的移位寄存器，以保证其稳定工作。通常，移位寄存器是由多级移位寄存器单元串联而成，且前一级移位寄存器单元的输出信号为后一级移位寄存器单兀的输入信号。为了降低TFT液晶显示器的制作成本，已有部分厂商通过非晶硅工艺直接在面板的玻璃基板上制作多级非晶硅移位寄存器，借以取代公知所惯用的栅极驱动器，从而达到降低液晶显示器制作成本的目的。但是，使用非晶硅材料制作的TFT，在受到电压的应力(stress)条件下，阈值电压会产生移动，从而会使得TFT的驱动能力减弱，进而会缩短液晶显示器的寿命，因此，在设计非晶硅移位寄存器的电路时，需要减缓非晶硅材料制作的TFT的阈值电压的移动，以保证在液晶显示器的产品寿命规格内，移位寄存器能正常工作，即正常驱动整个液晶面板。为解决上述问题，各个厂商也纷纷致力于这方面的研究。为此，提出了一种移位寄存器的电路设计方案，图I为该设计方案的移位寄存器单元的电路结构示意图，如图I所示，该电路由十三个非晶娃制作的TFT及一个电容组成，采用图I所示的移位寄存器，虽然在一定程度上可以减缓TFT的阈值电压的移动，但是，当第一时钟信号输入端(CLK)输出高电平信号时，薄膜晶体管M5上会有电流，从而导致整个电路的功耗比较大，因此，在图I所示的电路的基础上，又进行了改进，以降低整个电路的功耗，改进后的移位寄存器单元的电路结构如图2所示。上述两种电路设计方案，虽然可以在一定程度上减缓TFT的阈值电压的移动，但是，上述两种电路设计方案仍存在技术缺陷，具体地，采用上述两种电路设计出的移位寄存器单元，只有当第二时钟信号输入端(CLK B)为高电平信号时，才能拉低栅线的电位，即移位寄存器单元的输出端(OUTPUT)的电位，而当第一时钟信号输入端(CLK)为高电平信号时，则不能拉低栅线的电位，如此，会造成电路的噪声较大，从而会造成电路的功能紊乱，t匕如一行会输出几个脉冲信号等，进而造成移位寄存器的工作寿命下降。
发明内容
有鉴于此，本发明的主要目的在于提供一种移位寄存器单元、移位寄存器、阵列基板、液晶面板及显示设备，能在移位寄存器单元未被选用时，维持栅线的电位处于拉低状态，进而保证移位寄存器的工作寿命。为达到上述目 的，本发明的技术方案是这样实现的本发明提供一种移位寄存器单元，包括输入模块、栅极信号生成模块、以及输出模块；该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。进一步地，上述移位寄存器单元中，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。本发明还提供了一种移位寄存器，由n级移位寄存器单元串接构成，n为大于等于2的整数，所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管;其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。进一步地，在上述移位寄存器中，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。本发明还提供了一种阵列基板，包括直接设置于其上的移位寄存器，所述移位寄存器由n级移位寄存器单元串接构成，n为大于等于2的整数；所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；所述移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。进一步地，上述的阵列基板中，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。本发明还提供了一种显示装置，包括上述的阵列基板。本发明提供的移位寄存器单元、移位寄存器、阵列基板及显示装置，当第一时钟信 号输入端(CLK)输入高电平信号,且其它输入端输入低电平信号时，即移位寄存器单兀未被选用时，能维持栅线的电位处于拉低状态，如此，能降低移位寄存器电路的噪声，进而保证移位寄存器的工作寿命。
图I为现有技术中移位寄存器单元的电路结构示意图；图2为图I所不电路改进后的移位寄存器单兀的电路结构不意图；图3为本发明提供的移位寄存器单元结构示意图；图4为实施例的移位寄存器单元的电路结构示意图；图5为实施例的移位寄存器单兀的电路工作时序不意图。
具体实施例方式下面结合附图及具体实施例对本发明再作进一步详细的说明。本发明提供的移位寄存器单元，如图3所示，该移位寄存器单元包括输入模块31、栅极信号生成模块32、输出模块33、以及电平控制模块34 ;其中，输入模块31，用于输入第一时钟信号及第二时钟信号，并用于输入帧起始信号、低电压信号、以及复位信号；栅极信号生成模块32,与输入模块31相连接,包括^ 个薄膜晶体管及一个电容，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位，或者，当第一时钟信号为高电平信号时，拉低栅线的电位；输出模块33，与栅极信号生成模块32相连接，用于发送栅极信号生成模块32生成的栅极驱动信号；电平控制模块34，与输入模块31及栅极信号生成模块32相连接，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位，或者，当第二时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位。其中，所述输入模块31,如图4所不,包括信号输入端(INPUT)、第一时钟信号输入端(CLK)、第二时钟信号输入端(CLK B)、复位信号输入端(RESET)、以及低电压信号输入端(VSS);其中，CLK端与CLK B端的信号的相位差为180度，即CLK端输入的信号与CLK B端输入的信号的反相信号相同；INPUT端用于输入与该移位寄存器单兀相邻的上一个移位寄存器单兀输出模块输出的信号，RESET端用于输入与该移位寄存器单兀相邻的下一个移位寄存器单兀输出模块输出的信号。所述栅极信号生成模块32包括十一个薄膜晶体管及一个电容，如图4所示，其中，-j^一个薄膜晶体管是指 M6、M7、M8、M9、M10、Mil、M12、M13、M14、M15 和 M16,电容是指 Cl ；十一个薄膜晶体管及电容Cl之间的连接关系如图4所示。所述栅极信号生成模块32包括的^^一个薄膜晶体管及一个电容的连接关系，与图2中M1、M2、M3、M4、M5、M6、M8、M9、M10、Mll及M13十一个薄膜晶体管以及电容Cl的连接关系相同，为现有技术，因此此处不再赘述。所述电平控制模块34包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极 相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接；第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与VSS端相连接，第五薄膜晶体管的漏极与输出模块33块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块中的电容相连接。其中，由于移位寄存器由多级移位寄存器单元串联而成，为了保证正常的工作，第n级移位寄存器单元中与CLK端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLKB端相连接，相应的，第n级移位寄存器单元中与CLK B端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLK端相连接，因此，栅极信号生成模块32，用于当第二时钟信号为高电平信号时，拉低栅线的电位，相应的，电平控制模块34，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位；栅极信号生成模块32，用于当第一时钟信号为高电平信号时，拉低栅线的电位，相应的，电平控制模块34，用于第二时钟信号为高电平信号时，控制栅极信号生成模块32拉低栅线的电位。所述第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，具体为当第一薄膜晶体管的栅极及源极均与CLK端相连接时，则第四薄膜晶体管的漏极与CLK端相连接；当第一薄膜晶体管的栅极及源极均与CLK B端相连接时，则第四薄膜晶体管的漏极与CLK B端相连接。下面结合实施例对本发明再作进一步详细的描述。本实施例的移位寄存器，由多级移位寄存器单元串联而成，且前一级移位寄存器单元的输出信号为后一级移位寄存器单元的输入信号。每一级的移位寄存器单元的电路基本相同，这里以第n级的移位寄存器单元的电路为例，其中，n为大于等于2的自然数。如图4所示，输入模块包括INPUT端、CLK端、CLK B端、RESET端、以及VSS端；其中，CLK端与CLK B端的信号的相位差为180度，即CLK端输入的信号与CLK B端输入的信号的反相信号相同；INPUT端用于输入与该移位寄存器单兀相邻的上一个移位寄存器单兀输出模块输出的信号，RESET端用于输入与该移位寄存器单兀相邻的下一个移位寄存器单兀输出模块输出的信号；
栅极信号生成模块包括第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管Mil、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15、第十六薄膜晶体管M16、以及电容Cl ；输出模块包括输出端(OUTPUT)；电平控制模块包括第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、以及第五薄膜晶体管M5。本实施例提供的移位寄存器单元，栅极信号生成模块中各个薄膜晶体管、及电容Cl之间的连接关系为现有技术，这里不再赘述。电平控制模块中各个薄膜晶体管之间的连接关系以及与栅极信号生成模块的连接关系，具体为电平控制模块包括第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶 体管M3、第四薄膜晶体管M4、以及第五薄膜晶体管M5 ;其中，第一薄膜晶体管Ml的漏极分别与第二薄膜晶体管M2的源极及第四薄膜晶体管M4的栅极相连接，第二薄膜晶体管M2的栅极与第三薄膜晶体管M3的栅极相连接，第三薄膜晶体管M3的漏极分别与第四薄膜晶体管M4的源极及第五薄膜晶体管M5的栅极相连接，第五薄膜晶体管M5的源极分别与第二薄膜晶体管M2的漏极及第三薄膜晶体管M3的源极相连接；第一薄膜晶体管Ml的栅极及源极均与CLK端相连接，第四薄膜晶体管M4的漏极与CLK端相连接，第二薄膜晶体管M2的漏极及第三薄膜晶体管M3的源极均与VSS端相连接，第五薄膜晶体管M5的漏极与OUTPUT端相连接，第二薄膜晶体管M2的栅极与第三薄膜晶体管M3的栅极的连接点与电容Cl相连接，换句话说，第二薄膜晶体管M2的栅极与第三薄膜晶体管M3的栅极的连接点与第十一薄膜晶体管Mll的栅极连接在一起。这里，需要说明的是第n级移位寄存器单元中与CLK端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLK B端相连接，相应的，第n级移位寄存器单元中与CLK B端相连接的薄膜晶体管，在第n+1级移位寄存器单元中，与CLK端相连接，因此，在第n+1级的移位寄存器单元的电路中，第一薄膜晶体管Ml的栅极及源极均与CLK B端相连接，第四薄膜晶体管M4的漏极与CLK B端相连接。这里，为描述方便，在以下的描述中，将第六薄膜晶体管M6的源极、第十六薄膜晶体管M16的源极、第十一薄膜晶体管Mll的栅极、以及第八薄膜晶体管M8的栅极所形成的连接点称为PU，将第十薄膜晶体管MlO的源极、第十一薄膜晶体管Mll的漏极、第十四薄膜晶体管M14的栅极、以及第十五薄膜晶体管M15的栅极所形成的连接点称为HH，将第二薄膜晶体管M2的栅极、第三薄膜晶体管M3的栅极、以及第十一薄膜晶体管Mll的栅极所形成的连接点称为H)2。本实施例的移位寄存器单元的电路工作时序图，如图5所示，下面结合图5详细描述本实施例的移位寄存器单元的电路工作原理。在A时间段内，第n-1级移位寄存器单元的输出信号作为第n级移位寄存器单元的输入信号(STV)，同时，CLK B端输入高电平信号，在此阶段，STV将第六薄膜晶体管M6开启，同时，CLK B端的高电平信号开启第十六薄膜晶体管M16，第六薄膜晶体管M6、及第十六薄膜晶体管M16开启的结果使得I3U的电位升高，PU电位的升高致使第i^一薄膜晶体管Mil、第十二薄膜晶体管M12、第二薄膜晶体管M2、以及第三薄膜晶体管M3开启，从而致使PDl的电位降低，从而进一步关断第十薄膜晶体管M10、第十四薄膜晶体管M14、以及第十五薄膜晶体管M15，这样，就能给电容Cl更充分的充电，以便在B时间段时，使第八薄膜晶体管M8的开启程度更高之后在B时间段内，STV为低电平信号，SP =INPUT端输入低电平信号，同时，CLK端输入高电平信号，CLK B端输入低电平信号，即CLK端与CLKB端输入的脉冲信号的相位差为180度，在此阶段，STV的低电平信号会关断第六薄膜晶体管M6，且由于电容耦合(bootsrapping)效应,使得PU的电位进一步升高,致使第八薄膜晶体管M8的开启程度更高，从而使得移位寄存器单元的OUTPUT端输出高电平信号，同时，在B的时间段内，PDl及PD2的电位一直处于低电位，致使第十四薄膜晶体管M14、第十五薄膜晶体管M15、第二薄膜晶体管M2、以及第三薄膜晶体管M3处于关断状态。之后在C时间段内，CLK端输入低电平信号,CLK B端输入高电平信号，同时,第n+1级的输出信号作为第n级移位寄存器单元的复位信号从RESET端输入，复位信号为高电平信号，在此阶段，各个输入信号致使第七薄膜晶体管M7、第十薄膜晶体管M10、第十三薄膜晶体管M13、以及第十四薄膜晶体管M14开启，开启的结果使得的电位拉低，从而关断第十一薄膜晶体管Mll及第十二薄膜晶体管M12，同时，致使第九薄膜晶体管M9、及第十五薄膜晶体管M15开启，开启的结果拉低了 OUTPUT端的电位，从而，使得OUTPUT端的信号从高电平信号变为了低电平信号。在D时间段内，CLK端输入高电平信号，CLK B端输入低电平信号致使第一薄膜晶体管Ml、第四薄膜晶体管M4、以及第五薄膜晶体管M5开启，同时，第二薄膜晶体管M2及第三薄膜晶体管M3的关断致使OUTPUT端维持低电平信号。此时间段内电路的目的为当CLK端输入高电平信号时，维持OUTPUT端的低电位，如此，可以降低整个移位寄存器电路的噪声。在E时间段内，CLK B端输入高电平信号，CLK端输入低电平信号，第十薄膜晶体管MlO及第十三薄膜晶体管M13开启，且第十一薄膜晶体管Mll及第十二薄膜晶体管M12关断，从而致使PDl的电位处于高电平，同时，第十四薄膜晶体管M14的开启致使PU的电位拉低，第十五薄膜晶体管M15的开启致使OUTPUT端的电位拉低，即维持低电平信号。此时间段内电路的目的为当CLK B端输入高电平信号时，维持PU和OUTPUT端的低电位，如此，可以降低整个移位寄存器电路的噪声。在以上的描述中，D时间段到E时间段之间的时间称为此次各行像素扫描过程中该移位寄存器单元未被选择的时间。基于上述移位寄存器单元，本发明还提供了一种移位寄存器，该移位寄存器由n级移位寄存器单元串接在一起，其中，n为大于等于2的整数，所述移位寄存器单元包括输入模块、栅极信号生成模块、输出模块、以及电平控制模块；其中，输入模块，用于输入第一时钟信号及第二时钟信号，并用于输入巾贞起始信号、低电压信号、以及复位信号；栅极信号生成模块，与输入模块相连接，包括i 个薄膜晶体管及一个电容，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位；输出模块，与栅极信号生成模块相连接，用于发送栅极信号生成模块生成的栅极驱动信号；
电平控制模块，与栅极信号生成模块相连接，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块拉低栅线的电位。其中，所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接；第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与VSS端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块中的电容相连接。基于上述移位寄存器，本发明还提供了一种阵列基板，该阵列基板包括直接设置于其上的移位寄存器，所述移位寄存器由n级移位寄存器单元串接在一起，其中，所述移位寄存器单元包括输入模块、栅极信号生成模块、输出模块、以及电平控制模块；其中，输入模块，用于输入第一时钟信号及第二时钟信号，并用于输入巾贞起始信号、低电压信号、以及复位信号；栅极信号生成模块，与输入模块相连接，包括i 个薄膜晶体管及一个电容，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位；输出模块，与栅极信号生成模块相连接，用于发送栅极信号生成模块生成的栅极驱动信号；电平控制模块，与栅极信号生成模块相连接，用于当第一时钟信号为高电平信号时，控制栅极信号生成模块拉低栅线的电位。其中，所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接；第一薄膜晶体管的栅极及源极均与CLK端或CLK B端相连接，第四薄膜晶体管的漏极与CLK端或CLK B端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与VSS端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块中的电容相连接。本发明还提供一种显示装置，使用了上述的阵列基板。该显示装置可以是液晶面板、手机、液晶电视、笔记本电脑、液晶显示器等。以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。权利要求
1.一种移位寄存器单兀，包括输入模块、栅极信号生成模块、以及输出模块；其特征在于，该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中， 第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。
2.根据权利要求I所述的移位寄存器单元，其特征在于， 第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜 晶体管的栅极的连接点与栅极信号生成模块的电容相连接。
3.一种移位寄存器，由n级移位寄存器单元串接构成，n为大于等于2的整数，所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；其特征在于，该移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中， 第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。
4.根据权利要求3所述的移位寄存器，其特征在于， 第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。
5.一种阵列基板，包括直接设置于其上的移位寄存器，所述移位寄存器由n级移位寄存器单元串接构成，n为大于等于2的整数；所述移位寄存器单元包括输入模块、栅极信号生成模块、以及输出模块；其特征在于，所述移位寄存器单元还包括电平控制模块，与栅极信号生成模块相连接；所述电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中， 第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。
6.根据权利要求5所述的阵列基板，其特征在于，第一薄膜晶体管的栅极及源极均与输入模块的第一时钟信号输入端或第二时钟信号输入端相连接，第四薄膜晶体管的漏极与所述第一时钟信号输入端或第二时钟信号输入端相连接，第二薄膜晶体管的漏极及第三薄膜晶体管的源极均与输入模块的低电压信号输入端相连接，第五薄膜晶体管的漏极与输出模块相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极的连接点与栅极信号生成模块的电容相连接。
7.—种显示装置，其特征在于，包括权利要求5或6所述的阵列基板。
全文摘要
本发明公开了一种移位寄存器单元、移位寄存器、阵列基板及显示装置，包括电平控制模块，与栅极信号生成模块相连接，电平控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、以及第五薄膜晶体管；其中，第一薄膜晶体管的漏极分别与第二薄膜晶体管的源极及第四薄膜晶体管的栅极相连接，第二薄膜晶体管的栅极与第三薄膜晶体管的栅极相连接，第三薄膜晶体管的漏极分别与第四薄膜晶体管的源极及第五薄膜晶体管的栅极相连接，第五薄膜晶体管的源极分别与第二薄膜晶体管的漏极及第三薄膜晶体管的源极相连接。采用本发明，在移位寄存器单元未被选择时，能维持栅线的电位处于拉低状态，进而保证移位寄存器的工作寿命。
文档编号G09G3/20GK102646384SQ201110301288
公开日2012年8月22日 申请日期2011年9月28日 优先权日2011年9月28日
发明者吕敬, 孙阳, 张玉亭, 彭宽军, 黄应龙 申请人:京东方科技集团股份有限公司
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