移位寄存器电路的制作方法
专利名称：移位寄存器电路的制作方法
技术领域：
本发明涉及一种移位寄存器电路，尤指一种用来提供多扫描信号的移位寄存器电路。
背景技术：
平面显示装置(Flat Panel Display)具有外型轻薄、省电以及无辐射等优点，所以被广泛地应用于电脑屏幕、移动电话、个人数字助理(PDA)、平面电视等电子产品上。一般而言，平面显示装置包含有多个像素单元、移位寄存器电路以及数据驱动器。数据驱动器用来产生多个数据信号至多个像素单元。移位寄存器电路用来产生多个扫描信号馈入多个像素单元以控制多个数据信号的写入运作。此外，移位寄存器电路另用来产生多个扫描信号， 据以提供多个像素单元更新控制。近年来，以铟镓锌氧化物(InGaZn Oxide, IGZ0)为材料制作的晶体管，具有电子移动速度较高的优点，因此电流驱动能力较高，因此可作为平面显示装置驱动电路的材料，但是其电气特性不稳定，如临界电压漂移(Vth shift)的问题，IGZO晶体管的栅极在正偏压时，临界电压会往正方向偏移；在负偏压，临界电压会往负方向偏移，使得电路操作稳定性降低。
发明内容
为解决现有技术中存在的因电路元件电气特性不稳定造成的电路操作稳定性低的技术问题，本发明公开一种移位寄存器电路，以降低电路元件电性的漂移。依据本发明的实施例，其公开一种移位寄存器电路，用来提供多个扫描信号，此移位寄存器电路包含多级移位寄存器，这些级移位寄存器的第η级移位寄存器包含第一上拉单元、控制信号产生单元、第一下拉单元、输出单元及第二下拉单元。第一上拉单元，接收第一时钟脉冲及控制信号端的控制信号，并且电连接上述的控制信号端，用来根据第一时钟脉冲信号及控制信号端的控制信号上拉第η级起始脉冲；控制信号产生单元，接收第二时钟脉冲信号、第三时钟脉冲信号、第四时钟脉冲信号及第(η-1)级起始脉冲产生该控制信号，并且电连接控制信号端，用来根据第二时钟脉冲信号、第三时钟脉冲信号、第四时钟脉冲信号及第(η-1)级起始脉冲产生该控制信号；第一下拉单元，接收第三时钟脉冲信号，并且电连接第一上拉单元，用来根据第三时钟脉冲信号下拉第η级起始脉冲；输出单元，接收控制信号以及第一时钟脉冲信号，并且电连接控制信号端，用来根据该控制信号以及第一时钟脉冲信号上拉第η级扫描信号；以及第二下拉单元，接收第三时钟脉冲信号，并且电连接输出单元，用来根据第三时钟脉冲信号下拉第η级扫描信号。本发明有益效果在于，本发明的移位寄存器可使晶体管无持续受到非平衡的正偏压或逆偏压的影响，故可降低电路元件电性的漂移。
图1为本发明第一实施例的移位寄存器电路的示意图；图2为图1所示的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴；图3为本发明第二实施例的移位寄存器电路的示意图；图4为图3所示的移位寄存器电路的第一工作实施例相关信号波形示意图，其中横轴为时间轴；图5为图3所示的移位寄存器电路的第二工作实施例相关信号波形示意图，其中横轴为时间轴。其中，附图标记
100移位寄存器电路111第(n-1)级移位寄存器
112第η级移位寄存器113第(η+1)级移位寄存器
120第—i上拉单元1201第五晶体管
1202第一i稳压电容122控制信号产生单元
1220前级信号接收单元12201第一晶体管
12202第二.晶体管12203第一耦合电容
12204第二.耦合电容1222第三下拉单元
12221第三晶体管12222第四晶体管
124第一i下拉单元1241第七晶体管
126输出单元1261第六晶体管
1262第二.稳压电容1263栅极源极电容
128第二.下拉单元1281第八晶体管
CLKl第—i时钟脉冲信号CLK2第二时钟脉冲信号
CLK3第三时钟脉冲信号CLK4第四时钟脉冲信号
STlri、STr。STn+1起始脉冲
VSS低电压电位SSn_i、SSr,、ssn+1扫描信号
Q控制信号端VQn控制信号
具体实施例方式下文依本发明移位寄存器电路特举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。图1为本发明第一实施例的移位寄存器电路100的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器，为方便说明，移位寄存器电路100只显示第(n-1)级移位寄存器111、第η级移位寄存器112以及第(η+1)级移位寄存器113，其中只有第η级移位寄存器112显示内部功能单元架构，其余级移位寄存器类似于第η级移位寄存器112，不另赘述。在第η级移位寄存器112的运作中，第η级移位寄存器112根据第(η_1)级移位寄存器111所产生的第(n-1)级起始脉冲STlri、第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3与第四时钟脉冲信号CLK4，产生第η级扫描信号及第 η级起始脉冲STn，其余级移位寄存器可同理类推。
第η级移位寄存器112包含第一上拉单元120、控制信号产生单元122、第一下拉单元124、输出单元1 与第二下拉单元128。其中，第一上拉单元120用以接收第一时钟脉冲信号CLKl及控制信号端Q的控制信号VI，根据第一时钟脉冲信号CLKl以及控制信号 VQn以输出第η级起始脉冲STn ；控制信号产生单元122接收第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4与第(η-1)级起始脉冲STlri且电连接于控制信号端Q及低电压电位VSS以输出控制信号Vl ；第一下拉单元IM接收第三时钟脉冲信号 CLK3且电连接于低电压电位VSS以输出第η级起始脉冲STn ；输出单元126电连接控制信号端Q且接收第一时钟脉冲信号CLKl，用以根据控制信号Vl与第一时钟脉冲信号CLKl输出第η级扫描信号；第二下拉单元1 接收第三时钟脉冲信号CLK3且电连接于低电压电位VSS以输出第η级扫描信号SSn，低电压电位VSS可以是0伏特或是负电压例如_6伏特。图1的第一实施例中，控制信号产生单元122包含前级信号接收单元1220以及第三下拉单元1222。前级信号接收单元1220接收第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4及第(η-1)级起始脉冲STlri且电连接于控制信号端Q，并根据第三时钟脉冲信号 CLK3、第四时钟脉冲信号CLK4及第(η-1)级起始脉冲STlri输出控制信号R ；第三下拉单元 1222接收第二时钟脉冲信号CLK2及第三时钟脉冲信号CLK3且电连接于低电压电位VSS， 并根据第二时钟脉冲信号CLK2及第三时钟脉冲信号CLK3输出控制信号R。此外，图1的第一实施例中，第一上拉单元120包含第五晶体管1201与第一稳压电容1202，第一下拉单元IM包含第七晶体管1Μ1，第二下拉单元1 包含第八晶体管1观1，前级信号接收单元1220包含第一晶体管12201、第二晶体管12202、第一耦合电容12203与第二耦合电容12204，第三下拉单元1222包含第三晶体管12221与第四晶体管12222，输出单元1 包含第六晶体管1沈1、第二稳压电容1262与栅极源极电容(Cgd) 1沈3，此外，上述或以下所述的每一晶体管可以例如为薄膜晶体管(Thin Film Transistor ；TFT)或场效应晶体管(Field Effect Transistor ；FET)，或者以 IGZO 作为主动层材料的TFT或FET，并且上述栅极源极电容(Cgd) 1沈3、第一耦合电容12203、第二耦合电容12204、第一稳压电容1202与第二稳压电容1262可以不是杂散电容。图1的第一实施例中，第五晶体管1201具有用以接收控制信号VQ1的栅极端，用以接收第一时钟脉冲信号CLKl的第一端，以及电连接于第一下拉单元124的第二端；第七晶体管1241具有用以接收第三时钟脉冲信号CLK3的栅极端，输出第η级起始脉冲STn的第一端及接收低电压电位VSS的第二端；第八晶体管1281具有用以接收第三时钟脉冲信号CLK3的栅极端，输出第η级扫描信号的第一端及接收低电压电位VSS的第二端；第一晶体管12201具有用以接收第四时钟脉冲信号CLK4的栅极端，用以接收第(η-1)级起始脉冲STlri的第一端；第二晶体管12202具有用以接收第三时钟脉冲信号CLK3的栅极端， 电连接于第一晶体管12201的第二端的第一端及电连接于控制信号端Q的第二端；第三晶体管12221具有用以接收第二时钟脉冲信号CLK2的栅极端，电连接于控制信号端Q的第一端；第四晶体管12222具有用以接收第三时钟脉冲信号CLK3的栅极端，电连接于第三晶体管12221的第二端的第一端及用以接收低电压电位VSS的第二端；第六晶体管1261具有用以接收控制信号Vl的栅极端，用以接收第一时钟脉冲信号CLKl的第一端及用以输出第η 级扫描信号的第二端。
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图1的第一实施例中，第一稳压电容1202具有电连接于控制信号端Q的第一端及电连接于第一下拉单元1 的第二端；第二稳压电容1262具有电连接于控制信号端Q的第一端及电连接于第二下拉单元128的第二端；第一耦合电容12203具有用以接收第四时钟脉冲信号CLK4的第一端及电连接于控制信号端Q的第二端；第二耦合电容12204具有用以接收第三时钟脉冲信号CLK3的第一端及电连接于控制信号端Q的第二端；栅极源极电容 (Cgd) 1263具有用以接收第一时钟脉冲信号CLKl的第一端及电连接于控制信号端Q的第二端。此外，图1的第一实施例中，第一稳压电容1202的电容值可以为栅极源极电容 1263的电容值的1至2倍；第二稳压电容1262的电容值可以为栅极源极电容1263的电容值的4至5倍；第一耦合电容12203的电容值可以为栅极源极电容1263的电容值的1至2 倍；第二耦合电容12204的电容值可以为栅极源极电容1263的电容值的1至2倍。在另一实施方式中，第一稳压电容1202的电容值为栅极源极电容1263的电容值的1倍(即两者电容值相等)；第二稳压电容1262的电容值为栅极源极电容1263的电容值的5倍；第一耦合电容12203的电容值为栅极源极电容1263的电容值的1. 5倍；第二耦合电容12204的电容值为栅极源极电容1263的电容值1. 5倍。图2为图1所示的移位寄存器电路100的工作相关信号波形示意图，其中横轴为时间轴。在图2中，由上往下的信号分别为第(n-1)级起始脉冲STlri、第一时钟脉冲信号 CLKl、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4、第η级扫描信号、控制信号Vl与第η级起始脉冲STn。并且第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3及第四时钟脉冲信号CLK4的占空比(Duty Ratio) 实质上为50%，可防止晶体管栅极承受非平衡电压电位，而造成电路元件电性偏移，但本实施例所公开的电路，其操作时钟脉冲占空比并不限定必须为50%;并且如图2所示，第一时钟脉冲信号CLKl领先第二时钟脉冲信号CLK2四分之一时钟脉冲周期；第二时钟脉冲信号 CLK2领先第三时钟脉冲信号CLK3四分之一时钟脉冲周期；以及第三时钟脉冲信号CLK3领先第四时钟脉冲信号CLK4四分之一时钟脉冲周期。参阅图2与图1，在Tl时间内，第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3 为高电位故可导通第三晶体管12221与第四晶体管12222以下拉控制信号V(in至低电压电位VSS。在T2时间内，第二时钟脉冲信号CLK2转为低电位，关闭第三晶体管12221，并且第三时钟脉冲信号CLK3与第(n-1)级起始脉冲STlri为高电位且第四时钟脉冲信号CLK4由低电位转换为高电位故可导通第一晶体管12201与第二晶体管12202以上拉控制信号V(in 至第一高电位电压Vhl，并且通过控制信号Vl的第一高电位电压Vhl导通第五晶体管1201 与第六晶体管1261，但由于第一时钟脉冲信号CLKl在T2时间内为低电位，因此，分别通过导通的第五晶体管1201与第六晶体管1261，第一时钟脉冲信号CLKl下拉第η级起始脉冲 STn与第η级扫描信号S&。在Τ3时间内，第一时钟脉冲信号CLKl由低电位转为高电位， 分别通过第六晶体管1261与第五晶体管1201上拉第η级扫描信号与第η级起始脉冲 STn,并且通过栅极源极电容1263的耦合，第一时钟脉冲信号CLKl将控制信号乂化更加上拉至第二高电位电压Vh2，进而增加第五晶体管1201与第六晶体管1261导通程度；在T4时间内，第η级扫描信号与第η级起始脉冲STn由于第一时钟脉冲信号而维持高电位，而控制信号Vl则因第四时钟脉冲信号CLK4由高电位转换为低电位而通过第一耦合电容12203下拉至第三高电位电压Vh3;在T5时间内，第三时钟脉冲信号CLK3转换为高电位，进而导通第七晶体管1241与第八晶体管1281以分别下拉第η级起始脉冲STn与第η级扫描信号 SSn，此外，在Τ5时间内第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3皆为高电位，故可导通第三晶体管12221与第四晶体管12222以下拉控制信号V(in至低电压电位VSS。此外，不论栅极源极电容1263为特别制作的附加电容或是在制作第六晶体管 1261时所产生的杂散电容，第一时钟脉冲信号CLKl均可通过栅极源极电容1263耦合而造成控制信号Vl的变化，进而造成第五晶体管1201与第六晶体管1261不必要的导通。通过第一耦合电容12203、第二耦合电容12204、第一稳压电容1202与第二稳压电容1262可稳定或通过耦合方式控制信号Vt，减少第五晶体管1201与第六晶体管1261不必要的导通。参阅图2与图1，例如，在T6时间转换至T7时间中，第一时钟脉冲信号CLKl由低电位转换为高电位，进而通过电容耦合上拉控制信号VI，但此时第三时钟脉冲信号CLK3则由高电位转换为低电位，通过第二耦合电容12204的耦合，可下拉控制信号VQn，避免第五晶体管 1201与第六晶体管1261不必要的导通，造成电路错误输出，此外，通过第一稳压电容1202 与第二稳压电容1262的设置，能够减少栅极源极电容1263耦合所造成的电位变化。图3为本发明第二实施例的移位寄存器电路的示意图。如图3所示，图3的第二实施例中与图1的第一实施例不同的地方在于，第一晶体管12201具有用以接收第三时钟脉冲信号CLK3的栅极端，用以接收第(n-1)级起始脉冲的第一端；第二晶体管12202具有用以接收第四时钟脉冲信号CLK4的栅极端，电连接于第一晶体管12201的第二端的第一端及电连接于控制信号端Q的第二端；第三晶体管12221具有用以接收第三时钟脉冲信号 CLK3的栅极端，电连接于控制信号端Q的第一端；第四晶体管12222具有用以接收第二时钟脉冲信号CLK2的栅极端，电连接于第三晶体管12221第二端的第一端及用以接收低电压电位VSS的第二端，此外，图3的第二实施例的第一时钟脉冲信号CLK1、第二时钟脉冲信号 CLK2、第三时钟脉冲信号CLK3与第四时钟脉冲信号CLK4与图1的第一实施例不同。图4为图3所示的移位寄存器电路的第一工作实施例相关信号波形示意图，其中横轴为时间轴。在图3中，由上往下的信号分别为第(n-1)级起始脉冲STlri、第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4、 第η级扫描信号SSn、控制信号Vl与第η级起始脉冲STn。并且第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3及第四时钟脉冲信号CLK4的占空比(Duty Ratio)实质上为50%，可防止晶体管栅极承受非平衡电压电位，但本实施例所公开的电路，其操作时钟脉冲占空比并不限定必须为50%;并且如图4所示，第一时钟脉冲信号CLKl 领先第二时钟脉冲信号CLK2三分之一时钟脉冲周期；第二时钟脉冲信号CLK2领先第三时钟脉冲信号CLK3六分之一时钟脉冲周期；以及第三时钟脉冲信号CLK3领先第四时钟脉冲信号CLK4三分之一时钟脉冲周期。参阅图4与图3，在Tl时间内，第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3 为高电位故可导通第四晶体管12222与第三晶体管12221以下拉控制信号V(in至低电压电位VSS。在T2时间内，第三时钟脉冲信号CLK3与第(n-1)级起始脉冲STlri为高电位且第四时钟脉冲信号CLK4由低电位转换为高电位故可导通第一晶体管12201与第二晶体管12202 以上拉控制信号Vl至第一高电位电压Vhl，并且通过控制信号Vt的第一高电位电压Vhl 导通第五晶体管1201与第六晶体管1261，但由于第一时钟脉冲信号CLKl在T2时间内为低电位，因此，分别通过导通的第五晶体管1201与第六晶体管1261，第一时钟脉冲信号CLKl 下拉第η级起始脉冲STn与第η级扫描信号S&。在Τ3时间内，第一时钟脉冲信号CLKl由低电位转为高电位，分别通过第六晶体管1261与第五晶体管1201上拉第η级扫描信号与第η级起始脉冲STn，并且透过栅极源极电容1263的耦合，第一时钟脉冲信号CLKl将控制信号Vl更加上拉至第二高电位电压Vh2，进而增加第五晶体管1201与第六晶体管1261 导通程度。在T4时间内，第η级扫描信号与第η级起始脉冲STn由于第一时钟脉冲信号CLKl而维持高电位，而控制信号V^JU因第四时钟脉冲信号CLK4由高电位转换为低电位而透过第一耦合电容12203下拉至第三高电位电压Vh3。在T5时间内，第三时钟脉冲信号 CLK3转换为高电位，进而导通第七晶体管1241与第八晶体管1281以分别下拉第η级起始脉冲STn与第η级扫描信号S&，此外，在Τ5时间内第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3皆为高电位，故可导通第四晶体管12222与第三晶体管12221以下拉控制信号 Vl至低电压电位VSS。此外，图3的第二实施例中第一稳压电容1202、第二稳压电容1沈2、 第一耦合电容12203与第二耦合电容12204的作动原理类似图1的第一实施例，不另赘述。本发明另提供一适用于图3所示的移位寄存器电路的操作波形实施例，图5为图3 所示的移位寄存器电路的第二工作实施例相关信号波形示意图，其中横轴为时间轴。在图 5中，由上往下的信号分别为第(η-1)级起始脉冲STlri、第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4、第η级扫描信号、控制信号Vl与第η级起始脉冲STn。与图4实施例相关信号波形示意图不同的是，第一时钟脉冲信号领先第二时钟脉冲信号六分之一时钟脉冲周期；第二时钟脉冲信号领先第三时钟脉冲信号三分之一时钟脉冲周期；以及第三时钟脉冲信号领先第四时钟脉冲信号六分之一时钟脉冲周期。且其造成的控制信号Vl与前述实施例不同。参阅图5与图3，在Tl时间内，第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3 为高电位，因此可导通第四晶体管12222与第三晶体管12221以下拉控制信号乂化至低电压电位VSS，并且因第三时钟脉冲信号CLK3为高电位故可导通第七晶体管1241与第八晶体管 1281以分别下拉第η级起始脉冲STn与第η级扫描信号至低电压电位VSS。在进入Τ2 时间时，第三时钟脉冲信号CLK3与第(η-1)级起始脉冲STlri为高电位且第四时钟脉冲信号CLK4由低电位转换为高电位故可导通第一晶体管12201与第二晶体管12202以上拉控制信号Vl至第四高电位电压Vh4，并且通过控制信号Vl的第四高电位电压Vh4导通第五晶体管1201与第六晶体管1261，但由于第一时钟脉冲信号CLKl在T2时间内为低电位，因此，分别通过导通的第五晶体管1201与第六晶体管1261，第一时钟脉冲信号CLKl下拉第η 级起始脉冲STn与第η级扫描信号S&。在Τ3时间内，第一时钟脉冲信号CLKl由低电位转为高电位，分别通过第六晶体管1261与第五晶体管1201上拉第η级扫描信号与第η级起始脉冲STn，并且通过栅极源极电容1263的耦合，第一时钟脉冲信号CLKl将控制信号VQn 更加上拉至第五高电位电压Vh5，进而增加第五晶体管1201与第六晶体管1261导通程度。 在T4时间内，第η级扫描信号与第η级起始脉冲STn由于第一时钟脉冲信号CLKl而维持高电位，而控制信号￥化则因第四时钟脉冲信号CLK4由高电位转换为低电位而通过第一耦合电容12203下拉至第六高电位电压Vh6。在T5时间内，第三时钟脉冲信号CLK3转换为高电位，进而导通第七晶体管1241与第八晶体管1281以分别下拉第η级起始脉冲STn与第 η级扫描信号SSn，此外，在Τ5时间内第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3皆为高电位，故可导通第四晶体管12222与第三晶体管12221以下拉控制信号Vl至低电压电位VSS。此外，图3配合图5的第二实施例中第一稳压电容1202、第二稳压电容1沈2、第一耦合电容12203与第二耦合电容12204的动作原理类似于图1的第一实施例，不另赘述。综上所示，本发明实施例的移位寄存器可使用时钟脉冲的占空比(Duty Ratio)实质上为50%的时钟脉冲信号，且晶体管无持续受到非平衡的正偏压或逆偏压的影响，故可降低电路元件电性的漂移，例如使用IGZO为移位寄存器材料时，本发明实施例的移位寄存器所搭配的时钟脉冲为占空比(Duty Ratio)实质上为50%的时钟脉冲信号可以避免IGZO 材料制成的晶体管，其电性因长时间偏压所造成的漂移，但本发明实施例所公开的电路，并不限定必须搭配时钟脉冲的占空比(Duty Ratio)实质上为50%的时钟脉冲信号。此外，上述实施例以N型晶体管为详细说明，但所属技术领域中普通技术人员应可根据本发明的实施例，以P型晶体管置换，此外，本发明实施例的晶体管可以例如是以IGZO材料制成的薄膜晶体管(Thin Film Transistor)、双极性接面晶体管(Bipolar Junction Transistor)与金属氧化物场效晶体管(MOSFET)等，上述实施方式并非用以限定本发明。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种移位寄存器电路，其特征在于，用来提供多个扫描信号，该移位寄存器电路包含多级移位寄存器，该些级移位寄存器的一第η级移位寄存器包含一第一上拉单元，接收一第一时钟脉冲及来自一控制信号端的一控制信号，用来根据该第一时钟脉冲信号及该控制信号上拉一第η级起始脉冲；一控制信号产生单元，接收一第二时钟脉冲信号、一第三时钟脉冲信号、一第四时钟脉冲信号及一第(η-1)级起始脉冲，并且电连接该控制信号端，用来根据该第二时钟脉冲信号、该第三时钟脉冲信号、该第四时钟脉冲信号及该第(η-1)级起始脉冲产生该控制信号； 一第一下拉单元，接收该第三时钟脉冲信号，并且电连接该第一上拉单元，用来根据该第三时钟脉冲信号下拉该第η级起始脉冲；一输出单元，接收该控制信号以及该第一时钟脉冲信号，并且电连接该控制信号端，用来根据该控制信号以及该第一时钟脉冲信号上拉一第η级扫描信号；以及一第二下拉单元，接收该第三时钟脉冲信号，并且电连接该输出单元，用来根据该第三时钟脉冲信号下拉该第η级扫描信号。
2.根据权利要求1所述的移位寄存器电路，其特征在于，其中，该控制信号产生单元包含一前级信号接收单元，接收该第三时钟脉冲信号、该第四时钟脉冲信号及该第(η-1) 级起始脉冲，用来根据该第三时钟脉冲信号、该第四时钟脉冲信号及该第(η-1)级起始脉冲输出该控制信号；以及一第三下拉单元，接收该第二时钟脉冲信号及该第三时钟脉冲信号，并且电连接该前级信号接收单元，用来根据该第二时钟脉冲信号及该第三时钟脉冲信号下拉该控制信号。
3.根据权利要求2所述的移位寄存器电路，其特征在于，其中，该前级信号接收单元包含一第一耦合电容，该第一耦合电容的第一端系用以接收该第四时钟脉冲信号，该第一耦合电容的第二端电连接于该控制信号端；以及一第二耦合电容，该第二耦合电容的第一端系用以接收该第三时钟脉冲信号，该第二耦合电容的第二端电连接于该控制信号端。
4.根据权利要求3所述的移位寄存器电路，其特征在于，其中该第一上拉单元包含一第一稳压电容，该第一稳压电容的第一端电连接于该控制信号端，该第一稳压电容的第二端电连接于该第一下拉单元；以及该输出单元包含一第二稳压电容，该第二稳压电容的第一端电连接于该控制信号端， 该第二稳压电容的第二端电连接于该第二下拉单元，用以稳定该控制信号。
5.根据权利要求4所述的移位寄存器电路，其特征在于，其中该输出单元包含一栅极源极电容，该栅极源极电容的第一端用以接收该第一时钟脉冲信号，该栅极源极电容的第二端电连接于该控制信号端；该第一稳压电容的电容值为该栅极源极电容的电容值的1至2倍； 该第二稳压电容的电容值为该栅极源极电容的电容值的4至5倍； 该第一耦合电容的电容值为该栅极源极电容的电容值的1至2倍；以及该第二耦合电容的电容值为该栅极源极电容的电容值的1至2倍。
6.根据权利要求2所述的移位寄存器电路，其特征在于，其中该前级信号接收单元包含一第一晶体管与一第二晶体管；该第一晶体管的栅极端用以接收该第四时钟脉冲信号，该第一晶体管的第一端用以接收该第(n-1)级起始脉冲；以及该第二晶体管的栅极端用以接收该第三时钟脉冲信号，该第二晶体管的第一端电连接于该一晶体管的第二端，该第二晶体管的第二端电连接于该控制信号端；以及该第三下拉单元包含一第三晶体管与一第四晶体管；该第三晶体管的栅极端用以接收该第二时钟脉冲信号，该第三晶体管的第一端电连接于该控制信号端；以及该第四晶体管的栅极端用以接收该第三时钟脉冲信号，该第四晶体管的第一端电连接于该三晶体管的第二端，该第四晶体管的第二端系用以接收一低电压电位。
7.根据权利要求1或6所述的移位寄存器电路，其特征在于，其中该第一时钟脉冲信号、第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号的占空比为50% ；该第一时钟脉冲信号领先该第二时钟脉冲信号四分之一时钟脉冲周期； 该第二时钟脉冲信号领先该第三时钟脉冲信号四分之一时钟脉冲周期；以及该第三时钟脉冲信号领先该第四时钟脉冲信号四分之一时钟脉冲周期。
8.根据权利要求2所述的移位寄存器电路，其特征在于，其中 该前级信号接收单元包含一第一晶体管与一第二晶体管；该第一晶体管的栅极端用以接收该第三时钟脉冲信号，该第一晶体管的第一端用以接收该第(n-1)级起始脉冲；以及该第二晶体管的栅极端用以接收该第四时钟脉冲信号，该第二晶体管的第一端电连接于该一晶体管的第二端，该第二晶体管的第二端电连接于该控制信号端；以及该第三下拉单元包含一第三晶体管与一第四晶体管；该第三晶体管的栅极端用以接收该第三时钟脉冲信号，该第三晶体管的第一端电连接于该控制信号端；以及该第四晶体管的栅极端用以接收该第二时钟脉冲信号，该第四晶体管的第一端电连接于该三晶体管的第二端，该第四晶体管的第二端用以接收该低电压电位。
9.根据权利要求1或8所述的移位寄存器电路，其特征在于，其中该第一时钟脉冲信号、第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号的占空比为50% ；该第一时钟脉冲信号领先该第二时钟脉冲信号三分之一时钟脉冲周期； 该第二时钟脉冲信号领先该第三时钟脉冲信号六分之一时钟脉冲周期；以及该第三时钟脉冲信号领先该第四时钟脉冲信号三分之一时钟脉冲周期。
10.根据权利要求1或8所述的移位寄存器电路，其特征在于，其中该第一时钟脉冲信号、第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号的占空比为50% ；该第一时钟脉冲信号领先该第二时钟脉冲信号六分之一时钟脉冲周期； 该第二时钟脉冲信号领先该第三时钟脉冲信号三分之一时钟脉冲周期；以及该第三时钟脉冲信号领先该第四时钟脉冲信号六分之一时钟脉冲周期。
11.根据权利要求6或8所述的移位寄存器电路，其特征在于，其中该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管包含铟镓锌氧化物的主动层。
12.根据权利要求1所述的移位寄存器电路，其特征在于，其中该第一上拉单元包含一第五晶体管，该第五晶体管的栅极端用以接收该控制信号，该第五晶体管的第一端用以接收该第一时钟脉冲信号，该第五晶体管的第二端电连接于该第一下拉单元；以及该输出单元包含一第六晶体管，该第六晶体管的栅极端用以接收该控制信号，该第六晶体管的第一端用以接收该第一时钟脉冲信号，该第六晶体管的第二端用以输出该第η级扫描信号。
13.根据权利要求12所述的移位寄存器电路，其特征在于，其中该第一下拉单元包含一第七晶体管，该第七晶体管的栅极端用以接收该第三时钟脉冲信号，该第七晶体管的第一端用以输出该第η级起始脉冲，该第七晶体管的第二端用以接收一低电压电位；以及该第二下拉单元包含一第八晶体管，该第八晶体管的栅极端用以接收该第三时钟脉冲信号，该第八晶体管的第一端用以输出该第η级扫描信号，该第八晶体管的第二端用以接收一电压电位。
14.根据权利要求13所述的移位寄存器电路，其特征在于，其中该第五晶体管、该第六晶体管、该第七晶体管以及该第八晶体管包含铟镓锌氧化物的主动层。
全文摘要
本发明公开一种移位寄存器电路，包含多级移位寄存器，这些级移位寄存器中的第n级移位寄存器包含第一上拉单元，用来根据第一时钟脉冲信号及控制信号端的控制信号上拉第n级起始脉冲；控制信号产生单元，用来根据第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号产生控制信号；第一下拉单元，用来根据第三时钟脉冲信号下拉第n级起始脉冲；输出单元，用来根据该控制信号以及第一时钟脉冲信号上拉第n级扫描信号；以及第二下拉单元，用来根据第三时钟脉冲信号下拉第n级扫描信号。
文档编号G09G3/20GK102419949SQ20111034998
公开日2012年4月18日 申请日期2011年10月31日 优先权日2011年9月2日
发明者刘俊欣, 张竣桓, 林坤岳, 林雅婷 申请人:友达光电股份有限公司
技术领域：
本发明涉及一种移位寄存器电路，尤指一种用来提供多扫描信号的移位寄存器电路。
背景技术：
平面显示装置(Flat Panel Display)具有外型轻薄、省电以及无辐射等优点，所以被广泛地应用于电脑屏幕、移动电话、个人数字助理(PDA)、平面电视等电子产品上。一般而言，平面显示装置包含有多个像素单元、移位寄存器电路以及数据驱动器。数据驱动器用来产生多个数据信号至多个像素单元。移位寄存器电路用来产生多个扫描信号馈入多个像素单元以控制多个数据信号的写入运作。此外，移位寄存器电路另用来产生多个扫描信号， 据以提供多个像素单元更新控制。近年来，以铟镓锌氧化物(InGaZn Oxide, IGZ0)为材料制作的晶体管，具有电子移动速度较高的优点，因此电流驱动能力较高，因此可作为平面显示装置驱动电路的材料，但是其电气特性不稳定，如临界电压漂移(Vth shift)的问题，IGZO晶体管的栅极在正偏压时，临界电压会往正方向偏移；在负偏压，临界电压会往负方向偏移，使得电路操作稳定性降低。
发明内容
为解决现有技术中存在的因电路元件电气特性不稳定造成的电路操作稳定性低的技术问题，本发明公开一种移位寄存器电路，以降低电路元件电性的漂移。依据本发明的实施例，其公开一种移位寄存器电路，用来提供多个扫描信号，此移位寄存器电路包含多级移位寄存器，这些级移位寄存器的第η级移位寄存器包含第一上拉单元、控制信号产生单元、第一下拉单元、输出单元及第二下拉单元。第一上拉单元，接收第一时钟脉冲及控制信号端的控制信号，并且电连接上述的控制信号端，用来根据第一时钟脉冲信号及控制信号端的控制信号上拉第η级起始脉冲；控制信号产生单元，接收第二时钟脉冲信号、第三时钟脉冲信号、第四时钟脉冲信号及第(η-1)级起始脉冲产生该控制信号，并且电连接控制信号端，用来根据第二时钟脉冲信号、第三时钟脉冲信号、第四时钟脉冲信号及第(η-1)级起始脉冲产生该控制信号；第一下拉单元，接收第三时钟脉冲信号，并且电连接第一上拉单元，用来根据第三时钟脉冲信号下拉第η级起始脉冲；输出单元，接收控制信号以及第一时钟脉冲信号，并且电连接控制信号端，用来根据该控制信号以及第一时钟脉冲信号上拉第η级扫描信号；以及第二下拉单元，接收第三时钟脉冲信号，并且电连接输出单元，用来根据第三时钟脉冲信号下拉第η级扫描信号。本发明有益效果在于，本发明的移位寄存器可使晶体管无持续受到非平衡的正偏压或逆偏压的影响，故可降低电路元件电性的漂移。
图1为本发明第一实施例的移位寄存器电路的示意图；图2为图1所示的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴；图3为本发明第二实施例的移位寄存器电路的示意图；图4为图3所示的移位寄存器电路的第一工作实施例相关信号波形示意图，其中横轴为时间轴；图5为图3所示的移位寄存器电路的第二工作实施例相关信号波形示意图，其中横轴为时间轴。其中，附图标记
100移位寄存器电路111第(n-1)级移位寄存器
112第η级移位寄存器113第(η+1)级移位寄存器
120第—i上拉单元1201第五晶体管
1202第一i稳压电容122控制信号产生单元
1220前级信号接收单元12201第一晶体管
12202第二.晶体管12203第一耦合电容
12204第二.耦合电容1222第三下拉单元
12221第三晶体管12222第四晶体管
124第一i下拉单元1241第七晶体管
126输出单元1261第六晶体管
1262第二.稳压电容1263栅极源极电容
128第二.下拉单元1281第八晶体管
CLKl第—i时钟脉冲信号CLK2第二时钟脉冲信号
CLK3第三时钟脉冲信号CLK4第四时钟脉冲信号
STlri、STr。STn+1起始脉冲
VSS低电压电位SSn_i、SSr,、ssn+1扫描信号
Q控制信号端VQn控制信号
具体实施例方式下文依本发明移位寄存器电路特举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。图1为本发明第一实施例的移位寄存器电路100的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器，为方便说明，移位寄存器电路100只显示第(n-1)级移位寄存器111、第η级移位寄存器112以及第(η+1)级移位寄存器113，其中只有第η级移位寄存器112显示内部功能单元架构，其余级移位寄存器类似于第η级移位寄存器112，不另赘述。在第η级移位寄存器112的运作中，第η级移位寄存器112根据第(η_1)级移位寄存器111所产生的第(n-1)级起始脉冲STlri、第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3与第四时钟脉冲信号CLK4，产生第η级扫描信号及第 η级起始脉冲STn，其余级移位寄存器可同理类推。
第η级移位寄存器112包含第一上拉单元120、控制信号产生单元122、第一下拉单元124、输出单元1 与第二下拉单元128。其中，第一上拉单元120用以接收第一时钟脉冲信号CLKl及控制信号端Q的控制信号VI，根据第一时钟脉冲信号CLKl以及控制信号 VQn以输出第η级起始脉冲STn ；控制信号产生单元122接收第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4与第(η-1)级起始脉冲STlri且电连接于控制信号端Q及低电压电位VSS以输出控制信号Vl ；第一下拉单元IM接收第三时钟脉冲信号 CLK3且电连接于低电压电位VSS以输出第η级起始脉冲STn ；输出单元126电连接控制信号端Q且接收第一时钟脉冲信号CLKl，用以根据控制信号Vl与第一时钟脉冲信号CLKl输出第η级扫描信号；第二下拉单元1 接收第三时钟脉冲信号CLK3且电连接于低电压电位VSS以输出第η级扫描信号SSn，低电压电位VSS可以是0伏特或是负电压例如_6伏特。图1的第一实施例中，控制信号产生单元122包含前级信号接收单元1220以及第三下拉单元1222。前级信号接收单元1220接收第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4及第(η-1)级起始脉冲STlri且电连接于控制信号端Q，并根据第三时钟脉冲信号 CLK3、第四时钟脉冲信号CLK4及第(η-1)级起始脉冲STlri输出控制信号R ；第三下拉单元 1222接收第二时钟脉冲信号CLK2及第三时钟脉冲信号CLK3且电连接于低电压电位VSS， 并根据第二时钟脉冲信号CLK2及第三时钟脉冲信号CLK3输出控制信号R。此外，图1的第一实施例中，第一上拉单元120包含第五晶体管1201与第一稳压电容1202，第一下拉单元IM包含第七晶体管1Μ1，第二下拉单元1 包含第八晶体管1观1，前级信号接收单元1220包含第一晶体管12201、第二晶体管12202、第一耦合电容12203与第二耦合电容12204，第三下拉单元1222包含第三晶体管12221与第四晶体管12222，输出单元1 包含第六晶体管1沈1、第二稳压电容1262与栅极源极电容(Cgd) 1沈3，此外，上述或以下所述的每一晶体管可以例如为薄膜晶体管(Thin Film Transistor ；TFT)或场效应晶体管(Field Effect Transistor ；FET)，或者以 IGZO 作为主动层材料的TFT或FET，并且上述栅极源极电容(Cgd) 1沈3、第一耦合电容12203、第二耦合电容12204、第一稳压电容1202与第二稳压电容1262可以不是杂散电容。图1的第一实施例中，第五晶体管1201具有用以接收控制信号VQ1的栅极端，用以接收第一时钟脉冲信号CLKl的第一端，以及电连接于第一下拉单元124的第二端；第七晶体管1241具有用以接收第三时钟脉冲信号CLK3的栅极端，输出第η级起始脉冲STn的第一端及接收低电压电位VSS的第二端；第八晶体管1281具有用以接收第三时钟脉冲信号CLK3的栅极端，输出第η级扫描信号的第一端及接收低电压电位VSS的第二端；第一晶体管12201具有用以接收第四时钟脉冲信号CLK4的栅极端，用以接收第(η-1)级起始脉冲STlri的第一端；第二晶体管12202具有用以接收第三时钟脉冲信号CLK3的栅极端， 电连接于第一晶体管12201的第二端的第一端及电连接于控制信号端Q的第二端；第三晶体管12221具有用以接收第二时钟脉冲信号CLK2的栅极端，电连接于控制信号端Q的第一端；第四晶体管12222具有用以接收第三时钟脉冲信号CLK3的栅极端，电连接于第三晶体管12221的第二端的第一端及用以接收低电压电位VSS的第二端；第六晶体管1261具有用以接收控制信号Vl的栅极端，用以接收第一时钟脉冲信号CLKl的第一端及用以输出第η 级扫描信号的第二端。
7
图1的第一实施例中，第一稳压电容1202具有电连接于控制信号端Q的第一端及电连接于第一下拉单元1 的第二端；第二稳压电容1262具有电连接于控制信号端Q的第一端及电连接于第二下拉单元128的第二端；第一耦合电容12203具有用以接收第四时钟脉冲信号CLK4的第一端及电连接于控制信号端Q的第二端；第二耦合电容12204具有用以接收第三时钟脉冲信号CLK3的第一端及电连接于控制信号端Q的第二端；栅极源极电容 (Cgd) 1263具有用以接收第一时钟脉冲信号CLKl的第一端及电连接于控制信号端Q的第二端。此外，图1的第一实施例中，第一稳压电容1202的电容值可以为栅极源极电容 1263的电容值的1至2倍；第二稳压电容1262的电容值可以为栅极源极电容1263的电容值的4至5倍；第一耦合电容12203的电容值可以为栅极源极电容1263的电容值的1至2 倍；第二耦合电容12204的电容值可以为栅极源极电容1263的电容值的1至2倍。在另一实施方式中，第一稳压电容1202的电容值为栅极源极电容1263的电容值的1倍(即两者电容值相等)；第二稳压电容1262的电容值为栅极源极电容1263的电容值的5倍；第一耦合电容12203的电容值为栅极源极电容1263的电容值的1. 5倍；第二耦合电容12204的电容值为栅极源极电容1263的电容值1. 5倍。图2为图1所示的移位寄存器电路100的工作相关信号波形示意图，其中横轴为时间轴。在图2中，由上往下的信号分别为第(n-1)级起始脉冲STlri、第一时钟脉冲信号 CLKl、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4、第η级扫描信号、控制信号Vl与第η级起始脉冲STn。并且第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3及第四时钟脉冲信号CLK4的占空比(Duty Ratio) 实质上为50%，可防止晶体管栅极承受非平衡电压电位，而造成电路元件电性偏移，但本实施例所公开的电路，其操作时钟脉冲占空比并不限定必须为50%;并且如图2所示，第一时钟脉冲信号CLKl领先第二时钟脉冲信号CLK2四分之一时钟脉冲周期；第二时钟脉冲信号 CLK2领先第三时钟脉冲信号CLK3四分之一时钟脉冲周期；以及第三时钟脉冲信号CLK3领先第四时钟脉冲信号CLK4四分之一时钟脉冲周期。参阅图2与图1，在Tl时间内，第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3 为高电位故可导通第三晶体管12221与第四晶体管12222以下拉控制信号V(in至低电压电位VSS。在T2时间内，第二时钟脉冲信号CLK2转为低电位，关闭第三晶体管12221，并且第三时钟脉冲信号CLK3与第(n-1)级起始脉冲STlri为高电位且第四时钟脉冲信号CLK4由低电位转换为高电位故可导通第一晶体管12201与第二晶体管12202以上拉控制信号V(in 至第一高电位电压Vhl，并且通过控制信号Vl的第一高电位电压Vhl导通第五晶体管1201 与第六晶体管1261，但由于第一时钟脉冲信号CLKl在T2时间内为低电位，因此，分别通过导通的第五晶体管1201与第六晶体管1261，第一时钟脉冲信号CLKl下拉第η级起始脉冲 STn与第η级扫描信号S&。在Τ3时间内，第一时钟脉冲信号CLKl由低电位转为高电位， 分别通过第六晶体管1261与第五晶体管1201上拉第η级扫描信号与第η级起始脉冲 STn,并且通过栅极源极电容1263的耦合，第一时钟脉冲信号CLKl将控制信号乂化更加上拉至第二高电位电压Vh2，进而增加第五晶体管1201与第六晶体管1261导通程度；在T4时间内，第η级扫描信号与第η级起始脉冲STn由于第一时钟脉冲信号而维持高电位，而控制信号Vl则因第四时钟脉冲信号CLK4由高电位转换为低电位而通过第一耦合电容12203下拉至第三高电位电压Vh3;在T5时间内，第三时钟脉冲信号CLK3转换为高电位，进而导通第七晶体管1241与第八晶体管1281以分别下拉第η级起始脉冲STn与第η级扫描信号 SSn，此外，在Τ5时间内第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3皆为高电位，故可导通第三晶体管12221与第四晶体管12222以下拉控制信号V(in至低电压电位VSS。此外，不论栅极源极电容1263为特别制作的附加电容或是在制作第六晶体管 1261时所产生的杂散电容，第一时钟脉冲信号CLKl均可通过栅极源极电容1263耦合而造成控制信号Vl的变化，进而造成第五晶体管1201与第六晶体管1261不必要的导通。通过第一耦合电容12203、第二耦合电容12204、第一稳压电容1202与第二稳压电容1262可稳定或通过耦合方式控制信号Vt，减少第五晶体管1201与第六晶体管1261不必要的导通。参阅图2与图1，例如，在T6时间转换至T7时间中，第一时钟脉冲信号CLKl由低电位转换为高电位，进而通过电容耦合上拉控制信号VI，但此时第三时钟脉冲信号CLK3则由高电位转换为低电位，通过第二耦合电容12204的耦合，可下拉控制信号VQn，避免第五晶体管 1201与第六晶体管1261不必要的导通，造成电路错误输出，此外，通过第一稳压电容1202 与第二稳压电容1262的设置，能够减少栅极源极电容1263耦合所造成的电位变化。图3为本发明第二实施例的移位寄存器电路的示意图。如图3所示，图3的第二实施例中与图1的第一实施例不同的地方在于，第一晶体管12201具有用以接收第三时钟脉冲信号CLK3的栅极端，用以接收第(n-1)级起始脉冲的第一端；第二晶体管12202具有用以接收第四时钟脉冲信号CLK4的栅极端，电连接于第一晶体管12201的第二端的第一端及电连接于控制信号端Q的第二端；第三晶体管12221具有用以接收第三时钟脉冲信号 CLK3的栅极端，电连接于控制信号端Q的第一端；第四晶体管12222具有用以接收第二时钟脉冲信号CLK2的栅极端，电连接于第三晶体管12221第二端的第一端及用以接收低电压电位VSS的第二端，此外，图3的第二实施例的第一时钟脉冲信号CLK1、第二时钟脉冲信号 CLK2、第三时钟脉冲信号CLK3与第四时钟脉冲信号CLK4与图1的第一实施例不同。图4为图3所示的移位寄存器电路的第一工作实施例相关信号波形示意图，其中横轴为时间轴。在图3中，由上往下的信号分别为第(n-1)级起始脉冲STlri、第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4、 第η级扫描信号SSn、控制信号Vl与第η级起始脉冲STn。并且第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3及第四时钟脉冲信号CLK4的占空比(Duty Ratio)实质上为50%，可防止晶体管栅极承受非平衡电压电位，但本实施例所公开的电路，其操作时钟脉冲占空比并不限定必须为50%;并且如图4所示，第一时钟脉冲信号CLKl 领先第二时钟脉冲信号CLK2三分之一时钟脉冲周期；第二时钟脉冲信号CLK2领先第三时钟脉冲信号CLK3六分之一时钟脉冲周期；以及第三时钟脉冲信号CLK3领先第四时钟脉冲信号CLK4三分之一时钟脉冲周期。参阅图4与图3，在Tl时间内，第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3 为高电位故可导通第四晶体管12222与第三晶体管12221以下拉控制信号V(in至低电压电位VSS。在T2时间内，第三时钟脉冲信号CLK3与第(n-1)级起始脉冲STlri为高电位且第四时钟脉冲信号CLK4由低电位转换为高电位故可导通第一晶体管12201与第二晶体管12202 以上拉控制信号Vl至第一高电位电压Vhl，并且通过控制信号Vt的第一高电位电压Vhl 导通第五晶体管1201与第六晶体管1261，但由于第一时钟脉冲信号CLKl在T2时间内为低电位，因此，分别通过导通的第五晶体管1201与第六晶体管1261，第一时钟脉冲信号CLKl 下拉第η级起始脉冲STn与第η级扫描信号S&。在Τ3时间内，第一时钟脉冲信号CLKl由低电位转为高电位，分别通过第六晶体管1261与第五晶体管1201上拉第η级扫描信号与第η级起始脉冲STn，并且透过栅极源极电容1263的耦合，第一时钟脉冲信号CLKl将控制信号Vl更加上拉至第二高电位电压Vh2，进而增加第五晶体管1201与第六晶体管1261 导通程度。在T4时间内，第η级扫描信号与第η级起始脉冲STn由于第一时钟脉冲信号CLKl而维持高电位，而控制信号V^JU因第四时钟脉冲信号CLK4由高电位转换为低电位而透过第一耦合电容12203下拉至第三高电位电压Vh3。在T5时间内，第三时钟脉冲信号 CLK3转换为高电位，进而导通第七晶体管1241与第八晶体管1281以分别下拉第η级起始脉冲STn与第η级扫描信号S&，此外，在Τ5时间内第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3皆为高电位，故可导通第四晶体管12222与第三晶体管12221以下拉控制信号 Vl至低电压电位VSS。此外，图3的第二实施例中第一稳压电容1202、第二稳压电容1沈2、 第一耦合电容12203与第二耦合电容12204的作动原理类似图1的第一实施例，不另赘述。本发明另提供一适用于图3所示的移位寄存器电路的操作波形实施例，图5为图3 所示的移位寄存器电路的第二工作实施例相关信号波形示意图，其中横轴为时间轴。在图 5中，由上往下的信号分别为第(η-1)级起始脉冲STlri、第一时钟脉冲信号CLK1、第二时钟脉冲信号CLK2、第三时钟脉冲信号CLK3、第四时钟脉冲信号CLK4、第η级扫描信号、控制信号Vl与第η级起始脉冲STn。与图4实施例相关信号波形示意图不同的是，第一时钟脉冲信号领先第二时钟脉冲信号六分之一时钟脉冲周期；第二时钟脉冲信号领先第三时钟脉冲信号三分之一时钟脉冲周期；以及第三时钟脉冲信号领先第四时钟脉冲信号六分之一时钟脉冲周期。且其造成的控制信号Vl与前述实施例不同。参阅图5与图3，在Tl时间内，第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3 为高电位，因此可导通第四晶体管12222与第三晶体管12221以下拉控制信号乂化至低电压电位VSS，并且因第三时钟脉冲信号CLK3为高电位故可导通第七晶体管1241与第八晶体管 1281以分别下拉第η级起始脉冲STn与第η级扫描信号至低电压电位VSS。在进入Τ2 时间时，第三时钟脉冲信号CLK3与第(η-1)级起始脉冲STlri为高电位且第四时钟脉冲信号CLK4由低电位转换为高电位故可导通第一晶体管12201与第二晶体管12202以上拉控制信号Vl至第四高电位电压Vh4，并且通过控制信号Vl的第四高电位电压Vh4导通第五晶体管1201与第六晶体管1261，但由于第一时钟脉冲信号CLKl在T2时间内为低电位，因此，分别通过导通的第五晶体管1201与第六晶体管1261，第一时钟脉冲信号CLKl下拉第η 级起始脉冲STn与第η级扫描信号S&。在Τ3时间内，第一时钟脉冲信号CLKl由低电位转为高电位，分别通过第六晶体管1261与第五晶体管1201上拉第η级扫描信号与第η级起始脉冲STn，并且通过栅极源极电容1263的耦合，第一时钟脉冲信号CLKl将控制信号VQn 更加上拉至第五高电位电压Vh5，进而增加第五晶体管1201与第六晶体管1261导通程度。 在T4时间内，第η级扫描信号与第η级起始脉冲STn由于第一时钟脉冲信号CLKl而维持高电位，而控制信号￥化则因第四时钟脉冲信号CLK4由高电位转换为低电位而通过第一耦合电容12203下拉至第六高电位电压Vh6。在T5时间内，第三时钟脉冲信号CLK3转换为高电位，进而导通第七晶体管1241与第八晶体管1281以分别下拉第η级起始脉冲STn与第 η级扫描信号SSn，此外，在Τ5时间内第二时钟脉冲信号CLK2与第三时钟脉冲信号CLK3皆为高电位，故可导通第四晶体管12222与第三晶体管12221以下拉控制信号Vl至低电压电位VSS。此外，图3配合图5的第二实施例中第一稳压电容1202、第二稳压电容1沈2、第一耦合电容12203与第二耦合电容12204的动作原理类似于图1的第一实施例，不另赘述。综上所示，本发明实施例的移位寄存器可使用时钟脉冲的占空比(Duty Ratio)实质上为50%的时钟脉冲信号，且晶体管无持续受到非平衡的正偏压或逆偏压的影响，故可降低电路元件电性的漂移，例如使用IGZO为移位寄存器材料时，本发明实施例的移位寄存器所搭配的时钟脉冲为占空比(Duty Ratio)实质上为50%的时钟脉冲信号可以避免IGZO 材料制成的晶体管，其电性因长时间偏压所造成的漂移，但本发明实施例所公开的电路，并不限定必须搭配时钟脉冲的占空比(Duty Ratio)实质上为50%的时钟脉冲信号。此外，上述实施例以N型晶体管为详细说明，但所属技术领域中普通技术人员应可根据本发明的实施例，以P型晶体管置换，此外，本发明实施例的晶体管可以例如是以IGZO材料制成的薄膜晶体管(Thin Film Transistor)、双极性接面晶体管(Bipolar Junction Transistor)与金属氧化物场效晶体管(MOSFET)等，上述实施方式并非用以限定本发明。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种移位寄存器电路，其特征在于，用来提供多个扫描信号，该移位寄存器电路包含多级移位寄存器，该些级移位寄存器的一第η级移位寄存器包含一第一上拉单元，接收一第一时钟脉冲及来自一控制信号端的一控制信号，用来根据该第一时钟脉冲信号及该控制信号上拉一第η级起始脉冲；一控制信号产生单元，接收一第二时钟脉冲信号、一第三时钟脉冲信号、一第四时钟脉冲信号及一第(η-1)级起始脉冲，并且电连接该控制信号端，用来根据该第二时钟脉冲信号、该第三时钟脉冲信号、该第四时钟脉冲信号及该第(η-1)级起始脉冲产生该控制信号； 一第一下拉单元，接收该第三时钟脉冲信号，并且电连接该第一上拉单元，用来根据该第三时钟脉冲信号下拉该第η级起始脉冲；一输出单元，接收该控制信号以及该第一时钟脉冲信号，并且电连接该控制信号端，用来根据该控制信号以及该第一时钟脉冲信号上拉一第η级扫描信号；以及一第二下拉单元，接收该第三时钟脉冲信号，并且电连接该输出单元，用来根据该第三时钟脉冲信号下拉该第η级扫描信号。
2.根据权利要求1所述的移位寄存器电路，其特征在于，其中，该控制信号产生单元包含一前级信号接收单元，接收该第三时钟脉冲信号、该第四时钟脉冲信号及该第(η-1) 级起始脉冲，用来根据该第三时钟脉冲信号、该第四时钟脉冲信号及该第(η-1)级起始脉冲输出该控制信号；以及一第三下拉单元，接收该第二时钟脉冲信号及该第三时钟脉冲信号，并且电连接该前级信号接收单元，用来根据该第二时钟脉冲信号及该第三时钟脉冲信号下拉该控制信号。
3.根据权利要求2所述的移位寄存器电路，其特征在于，其中，该前级信号接收单元包含一第一耦合电容，该第一耦合电容的第一端系用以接收该第四时钟脉冲信号，该第一耦合电容的第二端电连接于该控制信号端；以及一第二耦合电容，该第二耦合电容的第一端系用以接收该第三时钟脉冲信号，该第二耦合电容的第二端电连接于该控制信号端。
4.根据权利要求3所述的移位寄存器电路，其特征在于，其中该第一上拉单元包含一第一稳压电容，该第一稳压电容的第一端电连接于该控制信号端，该第一稳压电容的第二端电连接于该第一下拉单元；以及该输出单元包含一第二稳压电容，该第二稳压电容的第一端电连接于该控制信号端， 该第二稳压电容的第二端电连接于该第二下拉单元，用以稳定该控制信号。
5.根据权利要求4所述的移位寄存器电路，其特征在于，其中该输出单元包含一栅极源极电容，该栅极源极电容的第一端用以接收该第一时钟脉冲信号，该栅极源极电容的第二端电连接于该控制信号端；该第一稳压电容的电容值为该栅极源极电容的电容值的1至2倍； 该第二稳压电容的电容值为该栅极源极电容的电容值的4至5倍； 该第一耦合电容的电容值为该栅极源极电容的电容值的1至2倍；以及该第二耦合电容的电容值为该栅极源极电容的电容值的1至2倍。
6.根据权利要求2所述的移位寄存器电路，其特征在于，其中该前级信号接收单元包含一第一晶体管与一第二晶体管；该第一晶体管的栅极端用以接收该第四时钟脉冲信号，该第一晶体管的第一端用以接收该第(n-1)级起始脉冲；以及该第二晶体管的栅极端用以接收该第三时钟脉冲信号，该第二晶体管的第一端电连接于该一晶体管的第二端，该第二晶体管的第二端电连接于该控制信号端；以及该第三下拉单元包含一第三晶体管与一第四晶体管；该第三晶体管的栅极端用以接收该第二时钟脉冲信号，该第三晶体管的第一端电连接于该控制信号端；以及该第四晶体管的栅极端用以接收该第三时钟脉冲信号，该第四晶体管的第一端电连接于该三晶体管的第二端，该第四晶体管的第二端系用以接收一低电压电位。
7.根据权利要求1或6所述的移位寄存器电路，其特征在于，其中该第一时钟脉冲信号、第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号的占空比为50% ；该第一时钟脉冲信号领先该第二时钟脉冲信号四分之一时钟脉冲周期； 该第二时钟脉冲信号领先该第三时钟脉冲信号四分之一时钟脉冲周期；以及该第三时钟脉冲信号领先该第四时钟脉冲信号四分之一时钟脉冲周期。
8.根据权利要求2所述的移位寄存器电路，其特征在于，其中 该前级信号接收单元包含一第一晶体管与一第二晶体管；该第一晶体管的栅极端用以接收该第三时钟脉冲信号，该第一晶体管的第一端用以接收该第(n-1)级起始脉冲；以及该第二晶体管的栅极端用以接收该第四时钟脉冲信号，该第二晶体管的第一端电连接于该一晶体管的第二端，该第二晶体管的第二端电连接于该控制信号端；以及该第三下拉单元包含一第三晶体管与一第四晶体管；该第三晶体管的栅极端用以接收该第三时钟脉冲信号，该第三晶体管的第一端电连接于该控制信号端；以及该第四晶体管的栅极端用以接收该第二时钟脉冲信号，该第四晶体管的第一端电连接于该三晶体管的第二端，该第四晶体管的第二端用以接收该低电压电位。
9.根据权利要求1或8所述的移位寄存器电路，其特征在于，其中该第一时钟脉冲信号、第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号的占空比为50% ；该第一时钟脉冲信号领先该第二时钟脉冲信号三分之一时钟脉冲周期； 该第二时钟脉冲信号领先该第三时钟脉冲信号六分之一时钟脉冲周期；以及该第三时钟脉冲信号领先该第四时钟脉冲信号三分之一时钟脉冲周期。
10.根据权利要求1或8所述的移位寄存器电路，其特征在于，其中该第一时钟脉冲信号、第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号的占空比为50% ；该第一时钟脉冲信号领先该第二时钟脉冲信号六分之一时钟脉冲周期； 该第二时钟脉冲信号领先该第三时钟脉冲信号三分之一时钟脉冲周期；以及该第三时钟脉冲信号领先该第四时钟脉冲信号六分之一时钟脉冲周期。
11.根据权利要求6或8所述的移位寄存器电路，其特征在于，其中该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管包含铟镓锌氧化物的主动层。
12.根据权利要求1所述的移位寄存器电路，其特征在于，其中该第一上拉单元包含一第五晶体管，该第五晶体管的栅极端用以接收该控制信号，该第五晶体管的第一端用以接收该第一时钟脉冲信号，该第五晶体管的第二端电连接于该第一下拉单元；以及该输出单元包含一第六晶体管，该第六晶体管的栅极端用以接收该控制信号，该第六晶体管的第一端用以接收该第一时钟脉冲信号，该第六晶体管的第二端用以输出该第η级扫描信号。
13.根据权利要求12所述的移位寄存器电路，其特征在于，其中该第一下拉单元包含一第七晶体管，该第七晶体管的栅极端用以接收该第三时钟脉冲信号，该第七晶体管的第一端用以输出该第η级起始脉冲，该第七晶体管的第二端用以接收一低电压电位；以及该第二下拉单元包含一第八晶体管，该第八晶体管的栅极端用以接收该第三时钟脉冲信号，该第八晶体管的第一端用以输出该第η级扫描信号，该第八晶体管的第二端用以接收一电压电位。
14.根据权利要求13所述的移位寄存器电路，其特征在于，其中该第五晶体管、该第六晶体管、该第七晶体管以及该第八晶体管包含铟镓锌氧化物的主动层。
全文摘要
本发明公开一种移位寄存器电路，包含多级移位寄存器，这些级移位寄存器中的第n级移位寄存器包含第一上拉单元，用来根据第一时钟脉冲信号及控制信号端的控制信号上拉第n级起始脉冲；控制信号产生单元，用来根据第二时钟脉冲信号、第三时钟脉冲信号及第四时钟脉冲信号产生控制信号；第一下拉单元，用来根据第三时钟脉冲信号下拉第n级起始脉冲；输出单元，用来根据该控制信号以及第一时钟脉冲信号上拉第n级扫描信号；以及第二下拉单元，用来根据第三时钟脉冲信号下拉第n级扫描信号。
文档编号G09G3/20GK102419949SQ20111034998
公开日2012年4月18日 申请日期2011年10月31日 优先权日2011年9月2日
发明者刘俊欣, 张竣桓, 林坤岳, 林雅婷 申请人:友达光电股份有限公司
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