移位寄存器单元和栅极驱动装置的制作方法
专利名称：移位寄存器单元和栅极驱动装置的制作方法
技术领域：
本发明涉及显示技术领域，尤其涉及ー种移位寄存器单元和栅极驱动装置。
背景技术：
显示器的栅极驱动装置用于为栅线提供驱动信号，栅极驱动装置中包括多个级联的移位寄存器单元，如图I所示为现有技术中的移位寄存器单元的ー结构示意图，该移位寄存器单元包括2个锁存器101和4个传输门102，其中一个锁存器101用于编程，另ー个锁存器101用于锁存输出信号，传输门102用于控制锁存器101编程或锁存输出信号。从图I中可以看出，每ー锁存器101均由两个反相器组成(图中与非门的Reset (复位)信号输入端输入的Reset信号为高电平，因而该与非门也相当于一反相器)。图中CLK为时钟信号，D节点是锁存器的输入节点，Q节点是锁存器的反向输出节点。 从图I中可以看出，现有的移位寄存器单元需要两个锁存器，其采用的晶体管较多，从而使得移位寄存器单元会产生较大的功耗。
发明内容
有鉴于此，本发明提供ー种移位寄存器单元和栅极驱动装置，电路结构简单、信号布线少，使得整个移位寄存器单元的功耗降低，同时其级联结构形成的栅极驱动装置占用面积少，可进ー步減少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。为解决上述问题，本发明提供ー种移位寄存器单元，包括锁存器和控制电路；所述控制电路包括第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与信号输入端连接，漏极与所述锁存器的输入端连接；第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与第一信号输出端连接;第三薄膜晶体管，其栅极与所述信号输入端连接，源极与所述高电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接；所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第ニ信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。可选的，所述移位寄存器单元还包括第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。可选的，所述第一反相器包括
第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。可选的，所述第一反相器包括
第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；
第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。本发明还提供ー种栅极驱动装置，包括沉积在阵列基板上的多个上述移位寄存器単元，其中，除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端与相邻上ー个移位寄存器单元的第二信号输出端连接；第一个移位寄存器单元的信号输入端与帧起始信号输入端连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第二信号输出端与相邻下ー个移位寄存器单元的信号输入端连接；第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接；姆ー移位寄存器单兀的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接；所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反。可选的，除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下ー个移位寄存器单元的第一信号输出端连接；最后ー个移位寄存器单元的复位信号输入端与所述帧起始信号输入端连接。本发明还提供ー种移位寄存器单元，包括锁存器和控制电路；所述控制电路包括
第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与第一信号输入端连接，漏极与所述锁存器的输入端连接；第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与所述第一信号输出端连接；第三薄膜晶体管，其栅极与第二信号输入端连接，漏极与所述高电平信号输入端连接，源极与所述第二薄膜晶体管的漏极连接；所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第ニ信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输入端与所述第二信号输入端的输入信号的电平相反，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。可选的，所述移位寄存器单元还包括·第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。可选的，所述第一反相器包括第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。可选的，所述第一反相器包括第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。本发明还ー种栅极驱动装置，沉积在阵列基板上的多个上述移位寄存器单元，其中，除第一个移位寄存器单兀外，其余移位寄存器单兀的第一信号输入端与相邻上ー个移位寄存器单元的第二信号输出端连接，第二信号输入端与相邻上ー个移位寄存器单元的第一信号输出端连接；第一个移位寄存器单元的第一信号输入端与第一帧起始信号输入端连接，第二信号输入端与第二帧起始信号输入端连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第一信号输出端与相邻下ー个移位寄存器单元的第二信号输入端连接，第二信号输出端与相邻下ー个移位寄存器单元的第一信号输入端连接；第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接；姆ー移位寄存器单兀的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接；所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反，所述第一帧起始信号输入端和所述第二帧起始信号输入端的输入信号的电平相反。可选的，除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下ー个移位寄存器单元的第一信号输出端连接；最后ー个移位寄存器单元的复位信号输入端与所述第一帧起始信号输入端连接。本发明具有以下有益效果移位寄存器单元中仅采用一个锁存器，电路结构简单、信号布线少，使得整个移位寄存器单元的功耗降低，同时其级联结构形成的栅极驱动装置占用面积少，可进ー步減少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。
图I为现有技术中的移位寄存器单元的ー结构示意图；图2为本发明实施例一的移位寄存器单元的结构示意图；图3为本发明实施例ー的栅极驱动装置的结构示意图；图4为本发明实施例的移位寄存器单元的工作时序图；图5为本发明实施例ニ的移位寄存器单元的结构示意图；图6为本发明实施例ニ的栅极驱动装置的结构示意图；图7为本发明实施例三的移位寄存器单元的结构示意图；图8为本发明实施例三的栅极驱动装置的结构示意图；图9为本发明实施例四的移位寄存器单元的结构示意图；图10为本发明实施例四的栅极驱动装置的结构示意图；图11为本发明实施例的锁存器的ー结构示意图；图12为本发明实施例的锁存器的另ー结构示意图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进ー步详细描述。如图2所示为本发明实施例一的移位寄存器单元的结构示意图，该移位寄存器单元包括锁存器201和控制电路。为了方便说明，以下实施例中，均将图中的P节点作为锁存器201的输入端，Q节点作为锁存器的输出端。其中，控制电路用于控制锁存器201编程或锁存输出信号，包括第一薄膜晶体管Tl、第二薄膜晶体管T2和第三薄膜晶 体管T3，本实施例中，第一薄膜晶体管Tl、第二薄膜晶体管T2和第三薄膜晶体管T3均为NMOS晶体管。第一薄膜晶体管Tl的栅极与时钟信号输入端CLK连接,源极与第一信号输入端Inputl连接，漏极与锁存器201的输入端P连接。由于第一信号输入端Inputl的输入信号可能是高电平，也可能是低电平，因而第一薄膜晶体管Tl的源极和漏极是可以互换的。当第一信号输入端Inputl的输入信号是高电平吋，与第一信号输入端Inputl连接的是第一薄膜晶体管Tl的漏扱，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的源扱。当第一信号输入端Inputl的输入信号是低电平吋，与第一信号输入端Inputl连接的是第一薄膜晶体管Tl的源扱，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的漏扱。第二薄膜晶体管T2的栅极与时钟信号输入端CLK连接,源极与第一信号输出端0utput_Q连接,漏极与第三薄膜晶体管T3的源极连接。第三薄膜晶体管T3的栅极与第二信号输入端Input2连接，漏极与高电平信号输入端VDD连接，源极与第二薄膜晶体管T2的漏极连接。锁存器201包括首尾相连的第一反相器2011和第二反相器2012，锁存器的输入端P与第二信号输出端0utput_QB以及第一薄膜晶体管Tl连接,输出端Q与第一信号输出端0utput_Q连接。本实施例中，第一信号输入端Inputl与第二信号输入端Input2的输入信号的电平相反，第一信号输出端0utput_Q与第二信号输出端0utput_QB的输出信号的电平相反。上述实施例中，是以第一薄膜晶体管Tl和第二薄膜晶体管T2同时为NMOS晶体管为例进行说明，当然第一薄膜晶体管Tl和第二薄膜晶体管T2也可以同时为PMOS晶体管。如图3所示为本发明实施例ー的栅极驱动装置的结构示意图，该栅极驱动装置包括沉积在阵列基板上的多个级联的移位寄存器单元，移位寄存器单元的结构请參考图2。图3中0utput_Q(n)标识第n级移位寄存器单元的输出信号。下面对图3中的栅极驱动装置的各部件之间的连接关系进行详细说明除第一个移位寄存器单元外，其余移位寄存器单元的第一信号输入端Inputl与相邻上ー个移位寄存器单兀的第二信号输出端0utput_QB连接,第二信号输入端Input2与相邻上ー个移位寄存器单兀的第一信号输出端0utput_Q连接；第一个移位寄存器单兀的第一信号输入端Inputl与第一巾贞起始信号输入端STV连接，第二信号输入端Input2与第二帧起始信号输入端STV_B连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第一信号输出端0utput_Q与相邻下ー个移位寄存器单兀的第二信号输入端Input2连接,第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的第一信号输入端Inputl连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反,第一巾贞起始信号输入端304和第二巾贞起始信号输入端305的输入信号(STV和STV_B)的电平相反。从上述实施例可以看出，移位寄存器单元中仅采用一个锁存器，电路结构简单、信号布线少，使得整个移位寄存器单元的功耗降低，同时其级联结构形成的栅极驱动装置占用面积少，可进ー步減少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。如图4所示为本发明实施例的移位寄存器单元的工作时序图，以第n个移位寄存器单元为例，对图3中移位寄存器单元的工作过程进行说明。图3中的移位寄存器单元的工作过程主要包括以下阶段
第I阶段上ー级移位寄存器单元(即第n_l个移位寄存器单元)的输出信号Output_Q(n-l)由低电平变为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，此时，CLK为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2关断，锁存器的输出0utput_Q(n)保持为低电平。第2阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)仍为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，CLK由低电平变为高电平，则第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3导通，输入信号Inputl是低电平，此时，锁存器的输入端P被下拉至低电平，Output_QB(n)也为低电平，同时，锁存器的输出端Q(即0utput_Q)被上拉至高电平，也就是说，锁存器被编程为输出高电平。第3阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)变为低电平，即第n个移位寄存器单元的输入信号Input2是低电平，而CLK又由高电平变为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3均截止，则锁存器的高电平输出被锁存并维持，即0utput_Q(n)维持为高电平，Output_QB(n)维持为低电平。第4阶段第n级移位寄存器单元的输入信号Input2变为低电平，第三薄膜晶体管T3截止，CLK变为高电平，第一薄膜晶体管Tl导通，同时上ー级移位寄存器单元的反向输出信号Output_QB(n-l)为高电平，即第n级移位寄存器单元的输入信号Inputl为高电平，则锁存器的输入端P被上拉至高电平，输出端Q(即0utput_Q(n))被下拉至低电平，也就是说，锁存器被编程为输出低电平。第5阶段上ー级移位寄存器单元的反向输出信号Output_QB(n-l)始終为高电平，即第n个移位寄存器单元的输入信号始終为低电Input2平，Inputl始 終为高电平，第三薄膜晶体管T3始终截止；第一薄膜晶体管Tl，第二薄膜晶体管T2在CLK信号下周期导通，其中当第一薄膜晶体管Tl导通吋，锁存器的输入端P被Inputl上拉至高电平，输出端Q(即0utput_Q(n))为低电平；当第一薄膜晶体管Tl截止时，锁存器的输出端Q(即0utput_Q(n))維持低电平。即该阶段为锁存器的输出端Q(即0utput_Q(n))输出低电平维持阶段。由于第5阶段以后，Input2信号始終为低电平，也就是说，第三薄膜晶体管T3 —直处于关闭状态，而CLK会使第二薄膜晶体管T2不断开关，如果第二薄膜晶体管T2和第三薄膜晶体管T3之间处于高电位，则会影响锁存器的输出。为了避免上述问题，如图5所示为本发明实施例ニ的移位寄存器单元的结构示意图，在图2所示的移位寄存器单元的基础上，还可以在控制电路中增加一第四薄膜晶体管T4，其中，第四薄膜晶体管T4的栅极与复位信号输入端Reset连接，源极与低电平信号输入端VSS连接，漏极与第二薄膜晶体管T2连接。与图2中的移位寄存器单元不同的是，在本实施例中，第二薄膜晶体管T2的源极和漏极是可以互换的。当第二薄膜晶体管T2和第三薄膜晶体管T3均导通、第四薄膜晶体管T4截止吋，第二薄膜晶体管T2与第一信号输出端0utput_Q连接的一端为源极，与第三薄膜晶体管T3连接的一端为漏扱，当第二薄膜晶体管T2和第四薄膜晶体管T4均导通、第三薄膜晶体管T3截止时，第二薄膜晶体管T2与第一信号输出端0utput_Q连接的一端为漏扱，与第四薄膜晶体管T4连接的一端为源扱。如图6所示为本发明实施例ニ的栅极驱动装置的结构示意图，该栅极驱动装置包括沉积在阵列基板上的多个级联的移位寄存器单元，该移位寄存器单元的结构请參考图5。下面对图6中的栅极驱动装置的各部件之间的连接关系进行详细说明 除第一个移位寄存器单元外，其余移位寄存器单元的第一信号输入端Inputl与相邻上ー个移位寄存器单兀的第二信号输出端0utput_QB连接,第二信号输入端Input2与相邻上ー个移位寄存器单兀的第一信号输出端0utput_Q连接；第一个移位寄存器单兀的第一信号输入端Inputl与第一巾贞起始信号输入端STV连接，第二信号输入端Input2与第二帧起始信号输入端STV_B连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第一信号输出端0utput_Q与相邻下ー个移位寄存器单兀的第二信号输入端Input2连接,第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的第一信号输入端Inputl连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接，低电平信号输入端VSS与低电平信号线304连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端Reset与相邻下ー个移位寄存器单兀的第一信号输出端0utput_Q连接；最后ー个移位寄存器单兀的复位信号输入端Reset与第一巾贞起始信号输入端STV连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反,第一巾贞起始信号输入端304和第二巾贞起始信号输入端305的输入信号(STV和STV_B)的电平相反。下面对图6中的移位寄存器单元的工作过程进行详细说明，同样的，仍以第n个移位寄存器单元为例，其工作时序如图4所示。图6中移位寄存器单元的工作过程主要包括以下阶段第I阶段上ー级移位寄存器单元(即第n_l个移位寄存器单元)的输出信号Output_Q(n-l)由低电平变为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，此时，CLK为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2关断，锁存器的输出0utput_Q(n)保持为低电平。第2阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)仍为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，CLK由低电平变为高电平，则第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3导通，Reset信号(即下ー级移位寄存器单兀的反向输出信号Output_QB(n+l))为低电平,第四薄膜晶体管T4截止；输入信号Inputl是低电平，此时，锁存器的输入端P被下拉至低电平，Output_QB (n)也为低电平，同时，锁存器的输出端Q(即Output_Q)被上拉至高电平，也就是说，锁存器被编程为输出高电平。第3阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)变为低电平，即第n个移位寄存器单元的输入信号Input2是低电平，而CLK又由高电平变为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4均截止，则锁存器的高电平输出被锁存并維持，即0utput_Q(n)維持为高电平，Output_QB(n)維持为低电平。而此时，在CLKB信号、0utput_Q(n)和Output_QB(n)信号下,下ー级移位寄存器单元进入第2阶段，其输出Output_Q(n+l)变为高电平，反向输出Output_QB(n+l)变为低电平。第4阶段第n级移位寄存器单元的输入信号Input2变为低电平，第三薄膜晶体管T3截止，CLK变为高电平，第一薄膜晶体管Tl导通，下ー级移位寄存器单元的输出Output_Q(n+l)为高电平，则第四薄膜晶体管T4导通，同时上ー级移位寄存器单元的反向 输出信号Output_QB(n-l)为高电平，即第n级移位寄存器单元的输入信号Inputl为高电平，则锁存器的输入端P被上拉至高电平，输出端Q(即0utput_Q(n))被下拉至低电平，也就是说，锁存器被编程为输出低电平。第5阶段上ー级移位寄存器单元的反向输出信号Output_QB(n-l)始終为高电平，即第n个移位寄存器单元的输入信号Input2始終为低电平，Inputl始終为高电平，第三薄膜晶体管T3、第四薄膜晶体管T4始终截止；第一薄膜晶体管Tl，第二薄膜晶体管T2在CLK信号下周期导通，其中当第一薄膜晶体管Tl导通时，锁存器的输入端P被Inputl上拉至高电平，输出端Q(即0utput_Q(n))为低电平；当第一薄膜晶体管Tl截止时，锁存器的输出端Q(即0utput_Q(n))維持低电平。即该阶段为锁存器的输出端Q(即0utput_Q(n))输出低电平维持阶段。上述实施例中，移位寄存器单兀具有两个信号输入端(第一信号输入端Inputl和第二信号输入端Input2)，当然也可以仅采用ー个信号输入端。如图7所示为本发明实施例三的移位寄存器单元的结构示意图，该移位寄存器单元包括锁存器201和控制电路。其中，控制电路用于控制锁存器201编程或锁存输出信号，包括第一薄膜晶体管Tl、第二薄膜晶体管T2和第三薄膜晶体管T3，本实施例中，第一薄膜晶体管Tl和第二薄膜晶体管T2同时为NMOS晶体管，第三薄膜晶体管T3为PMOS晶体管。第一薄膜晶体管Tl的栅极与时钟信号输入端CLK连接，源极与信号输入端Input连接，漏极与锁存器201的输入端P连接。由于信号输入端Input的输入信号Input可能是高电平，也可能是低电平，因而第一薄膜晶体管Tl的源极和漏极是可以互换的。当Input信号是高电平时，与信号输入端Input连接的是第一薄膜晶体管Tl的漏扱，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的源极；当Input信号是低电平时，与信号输入端Input连接的是第一薄膜晶体管Tl的源极，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的漏扱。第二薄膜晶体管T2的栅极与时钟信号输入端CLK连接,源极与第一信号输出端0utput_Q连接，漏极与第三薄膜晶体管T3的漏极连接。
第三薄膜晶体管T3的栅极与信号输入端Input连接，源极与高电平信号输入端VDD连接，漏极与第二薄膜晶体管T2的漏极连接；锁存器201包括首尾相连的第一反相器2011和第二反相器2012，锁存器的输入端P与第二信号输出端0utput_QB以及第一薄膜晶体管Tl连接,输出端Q与第一信号输出端0utput_Q连接。本实施例中，第一信号输出端0utput_Q与第二信号输出端0utput_QB的输出信号(0utput_Q 和 0utput_QB)的电平相反。上述实施例中，是以第一薄膜晶体管Tl和第二薄膜晶体管T2同时为NMOS晶体管为例进行说明，当然第一薄膜晶体管Tl和第二薄膜晶体管T2也可以同时为PMOS晶体管。如图8所示为本发明实施例三的栅极驱动装置的结构示意图，该栅极驱动装置包 括沉积在阵列基板上的多个级联的移位寄存器单元，该移位寄存器单元的结构请參考图7。下面对图8中的栅极驱动装置的各部件之间的连接关系进行详细说明除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端Input与相邻上ー个移位寄存器单元的第二信号输出端0utput_QB连接；第一个移位寄存器单元的信号输入端Input与帧起始信号输入端STV连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的信号输入端Input连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反。如图9所示为本发明实施例四的移位寄存器单元的结构示意图，在图7所示的实施例的基础上，在控制电路中增加一第四薄膜晶体管T4，第四薄膜晶体管T4的栅极与复位信号输入端Reset连接，源极与低电平信号输入端VSS连接，漏极与第二薄膜晶体管T2的漏极连接。图7和图9中的移位寄存器单元，去掉了ー个输入信号的时序，同时第三薄膜晶体管T3采用PMOS管传输VDD也没有损耗。如图10所示为本发明实施例四的栅极驱动装置的结构示意图，该栅极驱动装置包括沉积在阵列基板上的多个级联的移位寄存器单元，该移位寄存器单元的结构请參考图9。下面对图10中的栅极驱动装置的各部件之间的连接关系进行详细说明除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端Input与相邻上ー个移位寄存器单元的第二信号输出端0utput_QB连接；第一个移位寄存器单兀的信号输入端Input与巾贞起始信号输入端STV连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的信号输入端Input连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接，低电平信号输入端VSS与低电平信号线304连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端Reset与相邻下ー个移位寄存器单兀的第一信号输出端0utput_Q连接；最后ー个移位寄存器单兀的复位信号输入端Reset与巾贞起始信号输入端STV连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反。上述实施例中的锁存器中的第一反相器和第二反相器可以为多种结构，下面举例进行说明。如图11所示为本发明的锁存器的ー结构示意图，其中，第一反相器2011和第二反相器2012分别由两个薄膜晶体管构成，第一反相器2011包括第五薄膜晶体管T5和第六薄膜晶体管T6，第二反相器2012包括第七薄膜晶体管T7和第八薄膜晶体管T8。本实施例中，第五薄膜晶体管T5至第八薄膜晶体管T8均为NMOS管。第五薄膜晶体管T5的栅极和漏极均与高电平信号输入端VDD连接，源极与锁存器的输入端P连接；第六薄膜晶体管T6的栅极与锁存器的输出端Q连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输入端P连接；第七薄膜晶体管17的栅极和漏极均与高电平信号输入端VDD连接，源极与锁存器的输出端Q连接；第八薄膜晶体管T8的栅极与锁存器的输入端P连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输出端Q连接。如图12所示为本发明的锁存器的另ー结构示意图，其中，第一反相器2011和第二反相器2012分别由三个薄膜晶体管构成，第一反相器2011包括第九薄膜晶体管T9、第十薄膜晶体管T10、第i^一薄膜晶体管Tl I，第二反相器2012包括第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14。本实施例中，第九薄膜晶体管T9至第十四薄膜晶体管T14均为NMOS管。第九薄膜晶体管T9的栅极和漏极均与高电平信号输入端VDD连接，源极与所述第十薄膜晶体管TlO的栅极连接；第十薄膜晶体管TlO的栅极与第九薄膜晶体管T9的源极连接，漏极与高电平信号输入端VDD连接，源极与锁存器的输入端P连接；第十一薄膜晶体管Tll的栅极与锁存器的输出端Q连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输入端P连接； 第十二薄膜晶体管T12的栅极和漏极均与高电平信号输入端VDD连接，源极与第十三薄膜晶体管T13的栅极连接；第十三薄膜晶体管T13的栅极与第十二薄膜晶体管T12的源极连接，漏极与高电平信号输入端VDD连接，源极与锁存器的输出端Q连接；第十四薄膜晶体管T14的栅极与锁存器的输入端P连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输出端Q连接。上述实施例中，第一反相器2011和第二反相器2012均是由NMOS管构成，当然，也可以由PMOS管或CMOS管构成。本发明的实施例还提供一种阵列基板，包括上述实施例中的栅极驱动装置。 另外，本发明的实施例还提供一种显示面板，包括上述阵列基板。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种移位寄存器单元，其特征在于，包括 锁存器和控制电路； 所述控制电路包括 第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与信号输入端连接，漏极与所述锁存器的输入端连接； 第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与第一信号输出端连接； 第三薄膜晶体管，其栅极与所述信号输入端连接，源极与所述高电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接； 所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第二信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。
2.如权利要求I所述的移位寄存器单元，其特征在于，还包括 第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。
3.如权利要求I所述的移位寄存器单元，其特征在于 所述第一反相器包括 第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
4.如权利要求I所述的移位寄存器单元，其特征在于 所述第一反相器包括 第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
5.一种移位寄存器单元，其特征在于，包括锁存器和控制电路； 所述控制电路包括 第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与第一信号输入端连接，漏极与所述锁存器的输入端连接； 第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与所述第一信号输出端连接； 第三薄膜晶体管，其栅极与第二信号输入端连接，漏极与所述高电平信号输入端连接，源极与所述第二薄膜晶体管的漏极连接； 所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第二信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输入端与所述第二信号输入端的输入信号的电平相反，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。
6.如权利要求5所述的移位寄存器单元，其特征在于，还包括 第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。
7.如权利要求5所述的移位寄存器单元，其特征在于 所述第一反相器包括 第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
8.如权利要求5所述的移位寄存器单元，其特征在于 所述第一反相器包括 第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
9.一种栅极驱动装置，其特征在于，包括沉积在阵列基板上的多个如权利要求1-4任一项所述的移位寄存器单元，其中， 除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端与相邻上一个移位寄存器单元的第二信号输出端连接； 第一个移位寄存器单元的信号输入端与帧起始信号输入端连接； 除最后一个移位寄存器单元外，其余移位寄存器单元的第二信号输出端与相邻下一个移位寄存器单元的信号输入端连接； 第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接； 每一移位寄存器单元的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接； 所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反。
10.如权利要求9所述的栅极驱动装置，其特征在于 除最后一个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下一个移位寄存器单元的第一信号输出端连接； 最后一个移位寄存器单元的复位信号输入端与所述帧起始信号输入端连接。
11.一种栅极驱动装置，其特征在于，沉积在阵列基板上的多个如权利要求5-8任一项所述的移位寄存器单元，其中， 除第一个移位寄存器单元外，其余移位寄存器单元的第一信号输入端与相邻上一个移位寄存器单元的第二信号输出端连接，第二信号输入端与相邻上一个移位寄存器单元的第一信号输出端连接； 第一个移位寄存器单兀的第一信号输入端与第一巾贞起始信号输入端连接，第二信号输入端与第二帧起始信号输入端连接； 除最后一个移位寄存器单兀外，其余移位寄存器单兀的第一信号输出端与相邻下一个移位寄存器单元的第二信号输入端连接，第二信号输出端与相邻下一个移位寄存器单元的第一信号输入端连接； 第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接； 每一移位寄存器单元的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接； 所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反，所述第一帧起始信号输入端和所述第二帧起始信号输入端的输入信号的电平相反。
12.如权利要求11所述的栅极驱动装置，其特征在于除最后一个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下一个移位寄存器单元的第一信号输出端连接； 最后一个移位寄存器单元的复位信号输入端与所述第一帧起始信号输入端连接。
全文摘要
本发明提供一种移位寄存器单元和栅极驱动装置，该移位寄存器单元包括锁存器和控制电路；控制电路包括第一薄膜晶体管，栅极与时钟信号输入端连接，源极与信号输入端连接，漏极与锁存器的输入端连接；第二薄膜晶体管，栅极与时钟信号输入端连接，源极与第一信号输出端连接；第三薄膜晶体管，栅极与信号输入端连接，源极与高电平信号输入端连接，漏极与第二薄膜晶体管的漏极连接；锁存器包括首尾相连的第一反相器和第二反相器，锁存器的输入端与第二信号输出端连接，输出端与第一信号输出端连接；第一信号输出端与第二信号输出端的输出信号的电平相反。本发明的移位寄存器单元的电路结构简单、信号布线少、功耗低、版图面积小。
文档编号G09G3/20GK102708777SQ20111038186
公开日2012年10月3日 申请日期2011年11月25日 优先权日2011年11月25日
发明者祁小敬, 谭文 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司
技术领域：
本发明涉及显示技术领域，尤其涉及ー种移位寄存器单元和栅极驱动装置。
背景技术：
显示器的栅极驱动装置用于为栅线提供驱动信号，栅极驱动装置中包括多个级联的移位寄存器单元，如图I所示为现有技术中的移位寄存器单元的ー结构示意图，该移位寄存器单元包括2个锁存器101和4个传输门102，其中一个锁存器101用于编程，另ー个锁存器101用于锁存输出信号，传输门102用于控制锁存器101编程或锁存输出信号。从图I中可以看出，每ー锁存器101均由两个反相器组成(图中与非门的Reset (复位)信号输入端输入的Reset信号为高电平，因而该与非门也相当于一反相器)。图中CLK为时钟信号，D节点是锁存器的输入节点，Q节点是锁存器的反向输出节点。 从图I中可以看出，现有的移位寄存器单元需要两个锁存器，其采用的晶体管较多，从而使得移位寄存器单元会产生较大的功耗。
发明内容
有鉴于此，本发明提供ー种移位寄存器单元和栅极驱动装置，电路结构简单、信号布线少，使得整个移位寄存器单元的功耗降低，同时其级联结构形成的栅极驱动装置占用面积少，可进ー步減少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。为解决上述问题，本发明提供ー种移位寄存器单元，包括锁存器和控制电路；所述控制电路包括第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与信号输入端连接，漏极与所述锁存器的输入端连接；第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与第一信号输出端连接;第三薄膜晶体管，其栅极与所述信号输入端连接，源极与所述高电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接；所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第ニ信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。可选的，所述移位寄存器单元还包括第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。可选的，所述第一反相器包括
第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。可选的，所述第一反相器包括
第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；
第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。本发明还提供ー种栅极驱动装置，包括沉积在阵列基板上的多个上述移位寄存器単元，其中，除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端与相邻上ー个移位寄存器单元的第二信号输出端连接；第一个移位寄存器单元的信号输入端与帧起始信号输入端连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第二信号输出端与相邻下ー个移位寄存器单元的信号输入端连接；第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接；姆ー移位寄存器单兀的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接；所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反。可选的，除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下ー个移位寄存器单元的第一信号输出端连接；最后ー个移位寄存器单元的复位信号输入端与所述帧起始信号输入端连接。本发明还提供ー种移位寄存器单元，包括锁存器和控制电路；所述控制电路包括
第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与第一信号输入端连接，漏极与所述锁存器的输入端连接；第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与所述第一信号输出端连接；第三薄膜晶体管，其栅极与第二信号输入端连接，漏极与所述高电平信号输入端连接，源极与所述第二薄膜晶体管的漏极连接；所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第ニ信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输入端与所述第二信号输入端的输入信号的电平相反，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。可选的，所述移位寄存器单元还包括·第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。可选的，所述第一反相器包括第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。可选的，所述第一反相器包括第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接；第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接；所述第二反相器包括第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接；第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接；第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。本发明还ー种栅极驱动装置，沉积在阵列基板上的多个上述移位寄存器单元，其中，除第一个移位寄存器单兀外，其余移位寄存器单兀的第一信号输入端与相邻上ー个移位寄存器单元的第二信号输出端连接，第二信号输入端与相邻上ー个移位寄存器单元的第一信号输出端连接；第一个移位寄存器单元的第一信号输入端与第一帧起始信号输入端连接，第二信号输入端与第二帧起始信号输入端连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第一信号输出端与相邻下ー个移位寄存器单元的第二信号输入端连接，第二信号输出端与相邻下ー个移位寄存器单元的第一信号输入端连接；第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接；姆ー移位寄存器单兀的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接；所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反，所述第一帧起始信号输入端和所述第二帧起始信号输入端的输入信号的电平相反。可选的，除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下ー个移位寄存器单元的第一信号输出端连接；最后ー个移位寄存器单元的复位信号输入端与所述第一帧起始信号输入端连接。本发明具有以下有益效果移位寄存器单元中仅采用一个锁存器，电路结构简单、信号布线少，使得整个移位寄存器单元的功耗降低，同时其级联结构形成的栅极驱动装置占用面积少，可进ー步減少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。
图I为现有技术中的移位寄存器单元的ー结构示意图；图2为本发明实施例一的移位寄存器单元的结构示意图；图3为本发明实施例ー的栅极驱动装置的结构示意图；图4为本发明实施例的移位寄存器单元的工作时序图；图5为本发明实施例ニ的移位寄存器单元的结构示意图；图6为本发明实施例ニ的栅极驱动装置的结构示意图；图7为本发明实施例三的移位寄存器单元的结构示意图；图8为本发明实施例三的栅极驱动装置的结构示意图；图9为本发明实施例四的移位寄存器单元的结构示意图；图10为本发明实施例四的栅极驱动装置的结构示意图；图11为本发明实施例的锁存器的ー结构示意图；图12为本发明实施例的锁存器的另ー结构示意图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进ー步详细描述。如图2所示为本发明实施例一的移位寄存器单元的结构示意图，该移位寄存器单元包括锁存器201和控制电路。为了方便说明，以下实施例中，均将图中的P节点作为锁存器201的输入端，Q节点作为锁存器的输出端。其中，控制电路用于控制锁存器201编程或锁存输出信号，包括第一薄膜晶体管Tl、第二薄膜晶体管T2和第三薄膜晶 体管T3，本实施例中，第一薄膜晶体管Tl、第二薄膜晶体管T2和第三薄膜晶体管T3均为NMOS晶体管。第一薄膜晶体管Tl的栅极与时钟信号输入端CLK连接,源极与第一信号输入端Inputl连接，漏极与锁存器201的输入端P连接。由于第一信号输入端Inputl的输入信号可能是高电平，也可能是低电平，因而第一薄膜晶体管Tl的源极和漏极是可以互换的。当第一信号输入端Inputl的输入信号是高电平吋，与第一信号输入端Inputl连接的是第一薄膜晶体管Tl的漏扱，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的源扱。当第一信号输入端Inputl的输入信号是低电平吋，与第一信号输入端Inputl连接的是第一薄膜晶体管Tl的源扱，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的漏扱。第二薄膜晶体管T2的栅极与时钟信号输入端CLK连接,源极与第一信号输出端0utput_Q连接,漏极与第三薄膜晶体管T3的源极连接。第三薄膜晶体管T3的栅极与第二信号输入端Input2连接，漏极与高电平信号输入端VDD连接，源极与第二薄膜晶体管T2的漏极连接。锁存器201包括首尾相连的第一反相器2011和第二反相器2012，锁存器的输入端P与第二信号输出端0utput_QB以及第一薄膜晶体管Tl连接,输出端Q与第一信号输出端0utput_Q连接。本实施例中，第一信号输入端Inputl与第二信号输入端Input2的输入信号的电平相反，第一信号输出端0utput_Q与第二信号输出端0utput_QB的输出信号的电平相反。上述实施例中，是以第一薄膜晶体管Tl和第二薄膜晶体管T2同时为NMOS晶体管为例进行说明，当然第一薄膜晶体管Tl和第二薄膜晶体管T2也可以同时为PMOS晶体管。如图3所示为本发明实施例ー的栅极驱动装置的结构示意图，该栅极驱动装置包括沉积在阵列基板上的多个级联的移位寄存器单元，移位寄存器单元的结构请參考图2。图3中0utput_Q(n)标识第n级移位寄存器单元的输出信号。下面对图3中的栅极驱动装置的各部件之间的连接关系进行详细说明除第一个移位寄存器单元外，其余移位寄存器单元的第一信号输入端Inputl与相邻上ー个移位寄存器单兀的第二信号输出端0utput_QB连接,第二信号输入端Input2与相邻上ー个移位寄存器单兀的第一信号输出端0utput_Q连接；第一个移位寄存器单兀的第一信号输入端Inputl与第一巾贞起始信号输入端STV连接，第二信号输入端Input2与第二帧起始信号输入端STV_B连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第一信号输出端0utput_Q与相邻下ー个移位寄存器单兀的第二信号输入端Input2连接,第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的第一信号输入端Inputl连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反,第一巾贞起始信号输入端304和第二巾贞起始信号输入端305的输入信号(STV和STV_B)的电平相反。从上述实施例可以看出，移位寄存器单元中仅采用一个锁存器，电路结构简单、信号布线少，使得整个移位寄存器单元的功耗降低，同时其级联结构形成的栅极驱动装置占用面积少，可进ー步減少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。如图4所示为本发明实施例的移位寄存器单元的工作时序图，以第n个移位寄存器单元为例，对图3中移位寄存器单元的工作过程进行说明。图3中的移位寄存器单元的工作过程主要包括以下阶段
第I阶段上ー级移位寄存器单元(即第n_l个移位寄存器单元)的输出信号Output_Q(n-l)由低电平变为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，此时，CLK为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2关断，锁存器的输出0utput_Q(n)保持为低电平。第2阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)仍为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，CLK由低电平变为高电平，则第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3导通，输入信号Inputl是低电平，此时，锁存器的输入端P被下拉至低电平，Output_QB(n)也为低电平，同时，锁存器的输出端Q(即0utput_Q)被上拉至高电平，也就是说，锁存器被编程为输出高电平。第3阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)变为低电平，即第n个移位寄存器单元的输入信号Input2是低电平，而CLK又由高电平变为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3均截止，则锁存器的高电平输出被锁存并维持，即0utput_Q(n)维持为高电平，Output_QB(n)维持为低电平。第4阶段第n级移位寄存器单元的输入信号Input2变为低电平，第三薄膜晶体管T3截止，CLK变为高电平，第一薄膜晶体管Tl导通，同时上ー级移位寄存器单元的反向输出信号Output_QB(n-l)为高电平，即第n级移位寄存器单元的输入信号Inputl为高电平，则锁存器的输入端P被上拉至高电平，输出端Q(即0utput_Q(n))被下拉至低电平，也就是说，锁存器被编程为输出低电平。第5阶段上ー级移位寄存器单元的反向输出信号Output_QB(n-l)始終为高电平，即第n个移位寄存器单元的输入信号始終为低电Input2平，Inputl始 終为高电平，第三薄膜晶体管T3始终截止；第一薄膜晶体管Tl，第二薄膜晶体管T2在CLK信号下周期导通，其中当第一薄膜晶体管Tl导通吋，锁存器的输入端P被Inputl上拉至高电平，输出端Q(即0utput_Q(n))为低电平；当第一薄膜晶体管Tl截止时，锁存器的输出端Q(即0utput_Q(n))維持低电平。即该阶段为锁存器的输出端Q(即0utput_Q(n))输出低电平维持阶段。由于第5阶段以后，Input2信号始終为低电平，也就是说，第三薄膜晶体管T3 —直处于关闭状态，而CLK会使第二薄膜晶体管T2不断开关，如果第二薄膜晶体管T2和第三薄膜晶体管T3之间处于高电位，则会影响锁存器的输出。为了避免上述问题，如图5所示为本发明实施例ニ的移位寄存器单元的结构示意图，在图2所示的移位寄存器单元的基础上，还可以在控制电路中增加一第四薄膜晶体管T4，其中，第四薄膜晶体管T4的栅极与复位信号输入端Reset连接，源极与低电平信号输入端VSS连接，漏极与第二薄膜晶体管T2连接。与图2中的移位寄存器单元不同的是，在本实施例中，第二薄膜晶体管T2的源极和漏极是可以互换的。当第二薄膜晶体管T2和第三薄膜晶体管T3均导通、第四薄膜晶体管T4截止吋，第二薄膜晶体管T2与第一信号输出端0utput_Q连接的一端为源极，与第三薄膜晶体管T3连接的一端为漏扱，当第二薄膜晶体管T2和第四薄膜晶体管T4均导通、第三薄膜晶体管T3截止时，第二薄膜晶体管T2与第一信号输出端0utput_Q连接的一端为漏扱，与第四薄膜晶体管T4连接的一端为源扱。如图6所示为本发明实施例ニ的栅极驱动装置的结构示意图，该栅极驱动装置包括沉积在阵列基板上的多个级联的移位寄存器单元，该移位寄存器单元的结构请參考图5。下面对图6中的栅极驱动装置的各部件之间的连接关系进行详细说明 除第一个移位寄存器单元外，其余移位寄存器单元的第一信号输入端Inputl与相邻上ー个移位寄存器单兀的第二信号输出端0utput_QB连接,第二信号输入端Input2与相邻上ー个移位寄存器单兀的第一信号输出端0utput_Q连接；第一个移位寄存器单兀的第一信号输入端Inputl与第一巾贞起始信号输入端STV连接，第二信号输入端Input2与第二帧起始信号输入端STV_B连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第一信号输出端0utput_Q与相邻下ー个移位寄存器单兀的第二信号输入端Input2连接,第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的第一信号输入端Inputl连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接，低电平信号输入端VSS与低电平信号线304连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端Reset与相邻下ー个移位寄存器单兀的第一信号输出端0utput_Q连接；最后ー个移位寄存器单兀的复位信号输入端Reset与第一巾贞起始信号输入端STV连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反,第一巾贞起始信号输入端304和第二巾贞起始信号输入端305的输入信号(STV和STV_B)的电平相反。下面对图6中的移位寄存器单元的工作过程进行详细说明，同样的，仍以第n个移位寄存器单元为例，其工作时序如图4所示。图6中移位寄存器单元的工作过程主要包括以下阶段第I阶段上ー级移位寄存器单元(即第n_l个移位寄存器单元)的输出信号Output_Q(n-l)由低电平变为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，此时，CLK为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2关断，锁存器的输出0utput_Q(n)保持为低电平。第2阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)仍为高电平，即第n个移位寄存器单元的输入信号Input2是高电平，CLK由低电平变为高电平，则第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3导通，Reset信号(即下ー级移位寄存器单兀的反向输出信号Output_QB(n+l))为低电平,第四薄膜晶体管T4截止；输入信号Inputl是低电平，此时，锁存器的输入端P被下拉至低电平，Output_QB (n)也为低电平，同时，锁存器的输出端Q(即Output_Q)被上拉至高电平，也就是说，锁存器被编程为输出高电平。第3阶段上ー级移位寄存器单元的输出信号Output_Q(n-l)变为低电平，即第n个移位寄存器单元的输入信号Input2是低电平，而CLK又由高电平变为低电平，第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4均截止，则锁存器的高电平输出被锁存并維持，即0utput_Q(n)維持为高电平，Output_QB(n)維持为低电平。而此时，在CLKB信号、0utput_Q(n)和Output_QB(n)信号下,下ー级移位寄存器单元进入第2阶段，其输出Output_Q(n+l)变为高电平，反向输出Output_QB(n+l)变为低电平。第4阶段第n级移位寄存器单元的输入信号Input2变为低电平，第三薄膜晶体管T3截止，CLK变为高电平，第一薄膜晶体管Tl导通，下ー级移位寄存器单元的输出Output_Q(n+l)为高电平，则第四薄膜晶体管T4导通，同时上ー级移位寄存器单元的反向 输出信号Output_QB(n-l)为高电平，即第n级移位寄存器单元的输入信号Inputl为高电平，则锁存器的输入端P被上拉至高电平，输出端Q(即0utput_Q(n))被下拉至低电平，也就是说，锁存器被编程为输出低电平。第5阶段上ー级移位寄存器单元的反向输出信号Output_QB(n-l)始終为高电平，即第n个移位寄存器单元的输入信号Input2始終为低电平，Inputl始終为高电平，第三薄膜晶体管T3、第四薄膜晶体管T4始终截止；第一薄膜晶体管Tl，第二薄膜晶体管T2在CLK信号下周期导通，其中当第一薄膜晶体管Tl导通时，锁存器的输入端P被Inputl上拉至高电平，输出端Q(即0utput_Q(n))为低电平；当第一薄膜晶体管Tl截止时，锁存器的输出端Q(即0utput_Q(n))維持低电平。即该阶段为锁存器的输出端Q(即0utput_Q(n))输出低电平维持阶段。上述实施例中，移位寄存器单兀具有两个信号输入端(第一信号输入端Inputl和第二信号输入端Input2)，当然也可以仅采用ー个信号输入端。如图7所示为本发明实施例三的移位寄存器单元的结构示意图，该移位寄存器单元包括锁存器201和控制电路。其中，控制电路用于控制锁存器201编程或锁存输出信号，包括第一薄膜晶体管Tl、第二薄膜晶体管T2和第三薄膜晶体管T3，本实施例中，第一薄膜晶体管Tl和第二薄膜晶体管T2同时为NMOS晶体管，第三薄膜晶体管T3为PMOS晶体管。第一薄膜晶体管Tl的栅极与时钟信号输入端CLK连接，源极与信号输入端Input连接，漏极与锁存器201的输入端P连接。由于信号输入端Input的输入信号Input可能是高电平，也可能是低电平，因而第一薄膜晶体管Tl的源极和漏极是可以互换的。当Input信号是高电平时，与信号输入端Input连接的是第一薄膜晶体管Tl的漏扱，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的源极；当Input信号是低电平时，与信号输入端Input连接的是第一薄膜晶体管Tl的源极，与锁存器201的输入端P连接的是第一薄膜晶体管Tl的漏扱。第二薄膜晶体管T2的栅极与时钟信号输入端CLK连接,源极与第一信号输出端0utput_Q连接，漏极与第三薄膜晶体管T3的漏极连接。
第三薄膜晶体管T3的栅极与信号输入端Input连接，源极与高电平信号输入端VDD连接，漏极与第二薄膜晶体管T2的漏极连接；锁存器201包括首尾相连的第一反相器2011和第二反相器2012，锁存器的输入端P与第二信号输出端0utput_QB以及第一薄膜晶体管Tl连接,输出端Q与第一信号输出端0utput_Q连接。本实施例中，第一信号输出端0utput_Q与第二信号输出端0utput_QB的输出信号(0utput_Q 和 0utput_QB)的电平相反。上述实施例中，是以第一薄膜晶体管Tl和第二薄膜晶体管T2同时为NMOS晶体管为例进行说明，当然第一薄膜晶体管Tl和第二薄膜晶体管T2也可以同时为PMOS晶体管。如图8所示为本发明实施例三的栅极驱动装置的结构示意图，该栅极驱动装置包 括沉积在阵列基板上的多个级联的移位寄存器单元，该移位寄存器单元的结构请參考图7。下面对图8中的栅极驱动装置的各部件之间的连接关系进行详细说明除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端Input与相邻上ー个移位寄存器单元的第二信号输出端0utput_QB连接；第一个移位寄存器单元的信号输入端Input与帧起始信号输入端STV连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的信号输入端Input连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反。如图9所示为本发明实施例四的移位寄存器单元的结构示意图，在图7所示的实施例的基础上，在控制电路中增加一第四薄膜晶体管T4，第四薄膜晶体管T4的栅极与复位信号输入端Reset连接，源极与低电平信号输入端VSS连接，漏极与第二薄膜晶体管T2的漏极连接。图7和图9中的移位寄存器单元，去掉了ー个输入信号的时序，同时第三薄膜晶体管T3采用PMOS管传输VDD也没有损耗。如图10所示为本发明实施例四的栅极驱动装置的结构示意图，该栅极驱动装置包括沉积在阵列基板上的多个级联的移位寄存器单元，该移位寄存器单元的结构请參考图9。下面对图10中的栅极驱动装置的各部件之间的连接关系进行详细说明除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端Input与相邻上ー个移位寄存器单元的第二信号输出端0utput_QB连接；第一个移位寄存器单兀的信号输入端Input与巾贞起始信号输入端STV连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的第二信号输出端0utput_QB与相邻下ー个移位寄存器单元的信号输入端Input连接；第奇数个移位寄存器单元的时钟信号输入端CLK与第一时钟信号线301连接，第偶数个移位寄存器单元的时钟信号输入端CLK与第二时钟信号线302连接；每ー移位寄存器单元的高电平信号输入端VDD与高电平信号线303连接，低电平信号输入端VSS与低电平信号线304连接；除最后ー个移位寄存器单元外，其余移位寄存器单元的复位信号输入端Reset与相邻下ー个移位寄存器单兀的第一信号输出端0utput_Q连接；最后ー个移位寄存器单兀的复位信号输入端Reset与巾贞起始信号输入端STV连接。本实施例中，第一时钟信号线301和第二时钟信号线302输出的时钟信号(CLK和CLKB)的电平相反。上述实施例中的锁存器中的第一反相器和第二反相器可以为多种结构，下面举例进行说明。如图11所示为本发明的锁存器的ー结构示意图，其中，第一反相器2011和第二反相器2012分别由两个薄膜晶体管构成，第一反相器2011包括第五薄膜晶体管T5和第六薄膜晶体管T6，第二反相器2012包括第七薄膜晶体管T7和第八薄膜晶体管T8。本实施例中，第五薄膜晶体管T5至第八薄膜晶体管T8均为NMOS管。第五薄膜晶体管T5的栅极和漏极均与高电平信号输入端VDD连接，源极与锁存器的输入端P连接；第六薄膜晶体管T6的栅极与锁存器的输出端Q连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输入端P连接；第七薄膜晶体管17的栅极和漏极均与高电平信号输入端VDD连接，源极与锁存器的输出端Q连接；第八薄膜晶体管T8的栅极与锁存器的输入端P连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输出端Q连接。如图12所示为本发明的锁存器的另ー结构示意图，其中，第一反相器2011和第二反相器2012分别由三个薄膜晶体管构成，第一反相器2011包括第九薄膜晶体管T9、第十薄膜晶体管T10、第i^一薄膜晶体管Tl I，第二反相器2012包括第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14。本实施例中，第九薄膜晶体管T9至第十四薄膜晶体管T14均为NMOS管。第九薄膜晶体管T9的栅极和漏极均与高电平信号输入端VDD连接，源极与所述第十薄膜晶体管TlO的栅极连接；第十薄膜晶体管TlO的栅极与第九薄膜晶体管T9的源极连接，漏极与高电平信号输入端VDD连接，源极与锁存器的输入端P连接；第十一薄膜晶体管Tll的栅极与锁存器的输出端Q连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输入端P连接； 第十二薄膜晶体管T12的栅极和漏极均与高电平信号输入端VDD连接，源极与第十三薄膜晶体管T13的栅极连接；第十三薄膜晶体管T13的栅极与第十二薄膜晶体管T12的源极连接，漏极与高电平信号输入端VDD连接，源极与锁存器的输出端Q连接；第十四薄膜晶体管T14的栅极与锁存器的输入端P连接，源极与低电平信号输入端VSS连接，漏极与锁存器的输出端Q连接。上述实施例中，第一反相器2011和第二反相器2012均是由NMOS管构成，当然，也可以由PMOS管或CMOS管构成。本发明的实施例还提供一种阵列基板，包括上述实施例中的栅极驱动装置。 另外，本发明的实施例还提供一种显示面板，包括上述阵列基板。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种移位寄存器单元，其特征在于，包括 锁存器和控制电路； 所述控制电路包括 第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与信号输入端连接，漏极与所述锁存器的输入端连接； 第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与第一信号输出端连接； 第三薄膜晶体管，其栅极与所述信号输入端连接，源极与所述高电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接； 所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第二信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。
2.如权利要求I所述的移位寄存器单元，其特征在于，还包括 第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。
3.如权利要求I所述的移位寄存器单元，其特征在于 所述第一反相器包括 第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
4.如权利要求I所述的移位寄存器单元，其特征在于 所述第一反相器包括 第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
5.一种移位寄存器单元，其特征在于，包括锁存器和控制电路； 所述控制电路包括 第一薄膜晶体管，其栅极与时钟信号输入端连接，源极与第一信号输入端连接，漏极与所述锁存器的输入端连接； 第二薄膜晶体管，其栅极与所述时钟信号输入端连接，源极与所述第一信号输出端连接； 第三薄膜晶体管，其栅极与第二信号输入端连接，漏极与所述高电平信号输入端连接，源极与所述第二薄膜晶体管的漏极连接； 所述锁存器包括首尾相连的第一反相器和第二反相器，所述锁存器的输入端与所述第一薄膜晶体管的漏极以及第二信号输出端连接，输出端与所述第一信号输出端连接；其中，所述第一信号输入端与所述第二信号输入端的输入信号的电平相反，所述第一信号输出端与所述第二信号输出端的输出信号的电平相反。
6.如权利要求5所述的移位寄存器单元，其特征在于，还包括 第四薄膜晶体管，其栅极与复位信号输入端连接，源极与低电平信号输入端连接，漏极与所述第二薄膜晶体管的漏极连接。
7.如权利要求5所述的移位寄存器单元，其特征在于 所述第一反相器包括 第五薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第六薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第七薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第八薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
8.如权利要求5所述的移位寄存器单元，其特征在于 所述第一反相器包括 第九薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十薄膜晶体管，其栅极与所述第九薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输入端连接； 第十一薄膜晶体管，其栅极与所述锁存器的输出端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输入端连接； 所述第二反相器包括 第十二薄膜晶体管，其栅极和漏极均与所述高电平信号输入端连接； 第十三薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述高电平信号输入端连接，源极与所述锁存器的输出端连接； 第十四薄膜晶体管，其栅极与所述锁存器的输入端连接，源极与低电平信号输入端连接，漏极与所述锁存器的输出端连接。
9.一种栅极驱动装置，其特征在于，包括沉积在阵列基板上的多个如权利要求1-4任一项所述的移位寄存器单元，其中， 除第一个移位寄存器单元外，其余移位寄存器单元的信号输入端与相邻上一个移位寄存器单元的第二信号输出端连接； 第一个移位寄存器单元的信号输入端与帧起始信号输入端连接； 除最后一个移位寄存器单元外，其余移位寄存器单元的第二信号输出端与相邻下一个移位寄存器单元的信号输入端连接； 第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接； 每一移位寄存器单元的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接； 所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反。
10.如权利要求9所述的栅极驱动装置，其特征在于 除最后一个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下一个移位寄存器单元的第一信号输出端连接； 最后一个移位寄存器单元的复位信号输入端与所述帧起始信号输入端连接。
11.一种栅极驱动装置，其特征在于，沉积在阵列基板上的多个如权利要求5-8任一项所述的移位寄存器单元，其中， 除第一个移位寄存器单元外，其余移位寄存器单元的第一信号输入端与相邻上一个移位寄存器单元的第二信号输出端连接，第二信号输入端与相邻上一个移位寄存器单元的第一信号输出端连接； 第一个移位寄存器单兀的第一信号输入端与第一巾贞起始信号输入端连接，第二信号输入端与第二帧起始信号输入端连接； 除最后一个移位寄存器单兀外，其余移位寄存器单兀的第一信号输出端与相邻下一个移位寄存器单元的第二信号输入端连接，第二信号输出端与相邻下一个移位寄存器单元的第一信号输入端连接； 第奇数个移位寄存器单元的时钟信号输入端与第一时钟信号线连接，第偶数个移位寄存器单元的时钟信号输入端与第二时钟信号线连接； 每一移位寄存器单元的高电平信号输入端与高电平信号线连接，低电平信号输入端与低电平信号线连接； 所述第一时钟信号线和所述第二时钟信号线输出的时钟信号的电平相反，所述第一帧起始信号输入端和所述第二帧起始信号输入端的输入信号的电平相反。
12.如权利要求11所述的栅极驱动装置，其特征在于除最后一个移位寄存器单元外，其余移位寄存器单元的复位信号输入端与相邻下一个移位寄存器单元的第一信号输出端连接； 最后一个移位寄存器单元的复位信号输入端与所述第一帧起始信号输入端连接。
全文摘要
本发明提供一种移位寄存器单元和栅极驱动装置，该移位寄存器单元包括锁存器和控制电路；控制电路包括第一薄膜晶体管，栅极与时钟信号输入端连接，源极与信号输入端连接，漏极与锁存器的输入端连接；第二薄膜晶体管，栅极与时钟信号输入端连接，源极与第一信号输出端连接；第三薄膜晶体管，栅极与信号输入端连接，源极与高电平信号输入端连接，漏极与第二薄膜晶体管的漏极连接；锁存器包括首尾相连的第一反相器和第二反相器，锁存器的输入端与第二信号输出端连接，输出端与第一信号输出端连接；第一信号输出端与第二信号输出端的输出信号的电平相反。本发明的移位寄存器单元的电路结构简单、信号布线少、功耗低、版图面积小。
文档编号G09G3/20GK102708777SQ20111038186
公开日2012年10月3日 申请日期2011年11月25日 优先权日2011年11月25日
发明者祁小敬, 谭文 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司
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