显示面板及其栅极驱动电路的制作方法
专利名称：显示面板及其栅极驱动电路的制作方法
技术领域：
本发明涉及一种显示面板及其栅极驱动电路，且特别涉及一种配置于显示面板上的栅极驱动电路及使用此栅极驱动电路的显示面板。
背景技术：
近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器(Liquid Crystal Display，IXD)基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为显示器产品的主流。也亦因如此，无不驱使着各家厂商针对液晶显示器的开发技术要朝向微型化及低制作成本发展。为了要将液晶显示器的制作成本压低，已有部分厂商直接在面板的玻璃基板上制作多级移位寄存器(shift register)，藉以来取代已知所惯用的栅极驱动器(gate driver)，从而达到降低液晶显示器的制作成本的目的。然而，由于移位寄存器为利用形成于基板上的薄膜晶体管来构成，因此移位寄存器的驱动能力会碍于薄膜晶体管的工艺而受限。在提高画面更新率的情况下，单级移位寄存器可能要输出多个扫描信号至多条扫描线以同时驱动多列像素。在解决色偏(washout) 的情况下，每一像素会切割为多个显示区域，因此单级移位寄存器可能需要输出额外的驱动信号至像素，以控制每一显示区域的光学效果。依据上述，在原本局限的驱动能力下，单级移位寄存器需要输出多个扫描信号和/或驱动信号，因此移位寄存器会因为负载过大而驱动能力不足的情况。
发明内容
本发明提供一种显示面板及其栅极驱动电路，可避免扫描信号的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器占用的芯片面积。本发明提出一种栅极驱动电路，配置于一基板，适于驱动具有多个第一像素及多个第二像素的一像素阵列。这些第一像素分别电性连接多个第一扫描线的其中之一、多个第一数据线的其中之一及多个第一驱动线的其中之一，这些第二像素分别电性连接多个第二扫描线的其中之一、多个第二数据线的其中之一及多个第二驱动线的其中之一。栅极驱动电路包括多个第一移位寄存器及多个第二移位寄存器。每一第一移位寄存器包括第一扫描信号产生单元、第二扫描信号产生单元、第一控制单元及第二控制单元。第一扫描信号产生单元及第二扫描信号产生单元分别电性连接对应的第一扫描线及对应的第二扫描线，用以依据多个时钟信号同时输出第一扫描信号至对应的第一扫描线及输出第二扫描信号至对应的第二扫描线。第一控制单元及第二控制单元分别依据第一锁存时钟信号及第二锁存时钟信号产生第一控制信号及第二控制信号至第一扫描信号产生单元及第二扫描信号产生单元，以控制第一扫描信号产生单元及第二扫描信号产生单元停止输出第一扫描信号及第二扫描信号。每一第二移位寄存器包括驱动信号产生单元、第三控制单元及第四控制单元。驱动信号产生单元电性连接对应的第一驱动线及对应的第二驱动线，用以依据这些时钟信号同时输出第一驱动信号至对应的第一驱动线及输出第二驱动信号至对应的第二驱动线。第三控制单元及第四控制单元分别依据第一锁存时钟信号及第二锁存时钟信号产生第三控制信号及第四控制信号至驱动信号产生单元，以控制驱动信号产生单元停止输出第一驱动信号及第二驱动信号。本发明提出一种显示面板，包括基板、多个第一扫描线、多个第二扫描线、多个第一数据线、多个第二数据线、多个第一驱动线、多个第二驱动线、像素阵列及上述的栅极驱动电路。这些第一扫描线、这些第二扫描线、这些第一数据线、这些第二数据线、这些第一驱动线及这些第二驱动线及像素阵列皆配置于基板上。像素阵列具有多个第一像素及多个第二像素、这些第一像素分别电性连接这些第一扫描线的其中之一、这些第一数据线的其中之一及这些第一驱动线的其中之一、这些第二像素分别电性连接这些第二扫描线的其中之一、这些第二数据线的其中之一及这些第二驱动线的其中之一。在本发明的一实施例中，第η个第一移位寄存器的第一扫描信号产生单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管及第一电容。第一晶体管的漏极接收这些时钟信号中的第一时钟信号，其栅极接收第η-2个第一移位寄存器的第一端点电压。第二晶体管的漏极电性接收第η-2个第一移位寄存器输出的第一扫描信号，其栅极电性连接第一晶体管的源极，其源极输出第一端点电压。第三晶体管的漏极接收这些时钟信号中的第二时钟信号，其栅极电性连接第二晶体管的源极，其源极输出对应的第一扫描信号。第一电容电性连接于第三晶体管的栅极与源极之间。第四晶体管的漏极电性连接第三晶体管的栅极，其栅极接收第一控制信号，其源极电性连接第三晶体管的源极。第五晶体管的漏极电性连接第三晶体管的源极，其栅极接收第一控制信号，其源极接收参考电压。第六晶体管的漏极电性连接第三晶体管的栅极，其栅极接收第二控制信号，其源极电性连接第三晶体管的源极。第七晶体管的漏极电性连接第三晶体管的源极，其栅极接收第二控制信号，其源极接收参考电压。第八晶体管的漏极电性连接第三晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第一驱动信号，其源极接收参考电压。其中，η为大于等于1的正整数。在本发明的一实施例中，第η个第一移位寄存器的第二扫描信号产生单元包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管及第二电容。第九晶体管的漏极接收第一时钟信号，其栅极接收第η-2个第一移位寄存器的第二端点电压。第十晶体管的漏极电性接收第η-2个第一移位寄存器输出的第二扫描信号，其栅极电性连接第九晶体管的源极，其源极输出第二端点电压。第十一晶体管的漏极接收第二时钟信号，其栅极电性连接第十晶体管的源极，其源极输出对应的第二扫描信号。第二电容电性连接于第十一晶体管的栅极与源极之间。第十二晶体管的漏极电性连接第十一晶体管的栅极，其栅极接收第一控制信号，其源极电性连接第十一晶体管的源极。第十三晶体管的漏极电性连接第十一晶体管的源极，其栅极接收第一控制信号，其源极接收参考电压。第十四晶体管的漏极电性连接第十一晶体管的栅极，其栅极接收第二控制信号，其源极电性连接第十一晶体管的源极。第十五晶体管的漏极电性连接第十一晶体管的源极，其栅极接收第二控制信号，其源极接收参考电压。第十六晶体管的漏极电性连接第十一晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第二驱动信号，其源极接收参考电压。在本发明的一实施例中，第η个第二移位寄存器的驱动信号产生单元包括包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管、第三电容及第四电容。第十七晶体管的漏极接收第一时钟信号，其栅极接收第η-2个第二移位寄存器的第三端点电压。第十八晶体管的漏极电性接收第η-2个第二移位寄存器输出的第一驱动信号，其栅极电性连接第十七晶体管的源极，其源极输出第三端点电压。第十九晶体管的漏极接收第一时钟信号，其栅极接收第η-2个第一移位寄存器的第三端点电压。第二十晶体管的漏极电性接收第η-2 个第二移位寄存器输出的第二驱动信号，其栅极电性连接第十九晶体管的源极，其源极电性连接第十八晶体管的源极。第二十一晶体管的漏极接收第二时钟信号，其栅极电性连接第十八晶体管的源极，其源极输出对应的第一驱动信号。第二十二晶体管的漏极接收第二时钟信号，其栅极电性连接第二十一晶体管的栅极，其源极输出对应的第二驱动信号。第三电容电性连接于第二十一晶体管的栅极与源极之间。第四电容电性连接于第二十二晶体管的栅极与源极之间。第二十三晶体管的漏极电性连接第二十一晶体管的栅极，其栅极接收第三控制信号，其源极电性连接第二十一晶体管的源极。第二十四晶体管的漏极电性连接第二十一晶体管的源极，其栅极接收第三控制信号，其源极接收参考电压。第二十五晶体管的漏极电性连接第二十二晶体管的源极，其栅极接收第三控制信号，其源极接收参考电压。第二十六晶体管的漏极电性连接第二十一晶体管的栅极，其栅极接收第四控制信号，其源极电性连接第二十二晶体管的源极。第二十七晶体管的漏极电性连接第二十一晶体管的源极，其栅极接收第四控制信号，其源极接收参考电压。第二十八晶体管的漏极电性连接第二十二晶体管的源极，其栅极接收第四控制信号，其源极接收参考电压。第二十九晶体管的漏极电性连接第二十一晶体管的栅极，其栅极接收第η+4个第二移位寄存器输出的第一驱动信号，其源极接收参考电压。第三十晶体管的漏极电性连接第二十二晶体管的栅极，其栅极接收第η+4个第二移位寄存器输出的第二驱动信号，其源极接收参考电压。在本发明的一实施例中，第一控制单元、第二控制单元、第三控制单元及第四控制单元分别包括第三十一晶体管、第三十二晶体管、第三十三晶体管、第三十四晶体管。第三十一晶体管的栅极电性连接其漏极。第三十二晶体管的漏极电性连接第三十一晶体管的漏极，其栅极电性连接第三十一晶体管的源极，其源极对应的输出第一控制信号、第二控制信号、第三控制信号及第四控制信号的其中之一。第三十三晶体管的漏极电性连接第三十一晶体管的源极，其源极接收参考电压。第三十四晶体管的漏极电性连接第三十二晶体管的源极，其栅极电性连接第三十三晶体管的栅极，其源极接收参考电压。其中，第一控制单元及第三控制单元的第三十一晶体管的栅极接收第一锁存时钟信号。第二控制单元及第四控制单元的第三十一晶体管的栅极接收第二锁存时钟信号。第一控制单元的第三十三晶体管的栅极接收第二端点电压。第二控制单元的第三十三晶体管的栅极接收第一端点电压。第三控制单元及第四控制单元的第三十三晶体管的栅极接收第三端点电压。在本发明的一实施例中，这些第一像素及这些第二像素分别包括第三十五晶体管、三十六晶体管、三十七晶体管、第一存储电容、第一液晶电容、三十六晶体管、第二存储电容、第二液晶电容、第五电容及第六电容。第一存储电容电性连接于第三十五晶体管的源极与共同电压之间。第一液晶电容电性连接于第三十五晶体管的源极与共同电压之间。第五电容及第六电容电性串联于第三十五晶体管的源极与共同电压之间。第二存储电容电性连接于第三十六晶体管的源极与共同电压之间。第二液晶电容电性连接于第三十六晶体管的源极与共同电压之间。第三十七晶体管的漏极电性连接第三十六晶体管的源极，其源极电性连接第五电容与第六电容的连接处。其中，每一第一像素的第三十五晶体管的栅极及第三十六晶体管的栅极电性连接对应的第一扫描线，每一第一像素的第三十五晶体管的漏极及第三十六晶体管的漏极电性连接对应的第一数据线，每一第一像素的第三十七晶体管的栅极电性连接对应的第一驱动线。每一第二像素的第三十五晶体管的栅极及第三十六晶体管的栅极电性连接对应的第二扫描线，每一第二像素的第三十五晶体管的漏极及第三十六晶体管的漏极电性连接对应的第二数据线，每一第二像素的第三十七晶体管的栅极电性连接对应的第二驱动线。在本发明的一实施例中，第一扫描信号及第二扫描信号不重叠于对应的第一驱动信号及第二驱动信号。在本发明的一实施例中，在第一扫描信号与第二扫描信号先于对应的第一驱动信号及第二驱动信号输出，且第一扫描信号与第二扫描信号的输出时间点与对应的第一驱动信号及第二驱动信号的输出时间点相差这些时钟信号的一时钟周期。在本发明的一实施例中，第一锁存时钟信号为第二锁存时钟信号的反相信号。在本发明的一实施例中，这些时钟信号为循序输出。在本发明的一实施例中，每一时钟信号重叠于相邻的两时钟信号。在本发明的一实施例中，每一时钟信号分别与相邻的两时钟信号的重叠部分为相同，且每一时钟信号与相邻的两时钟信号的重叠部分的总和等于每一时钟信号的脉冲宽度。在本发明的一实施例中，这些第一数据线及这些第二数据线为交叉配置，且这些第一数据线及这些第二数据线垂直于这些第一驱动线及这些第二驱动线。在本发明的一实施例中，这些第一驱动线及这些第二驱动线平行于这些第一扫描线及这些第二扫描线，且这些第一驱动线、这些第二驱动线、这些第一扫描线及这些第二扫描线为交叉配置。基于上述，本发明实施例的显示面板及其栅极驱动电路，每一第一移位寄存器通过一第一扫描信号产生单元产生一第一扫描信号，通过一第二扫描信号产生单元产生一第二扫描信号，且共用第一控制单元及第二控制单元，藉此可避免第一扫描信号及第二扫描信号的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器占用的芯片面积。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图1为依据本发明一实施例的显示面板的电路示意图。图2为依据本发明一实施例的图1的第一像素与第二像素的电路示意图。图3为依据本发明一实施例的图1的时钟信号、扫描信号及驱动信号的波形示意图。
图4为依据本发明一实施例的图1的第一移位寄存器的电路示意图。图5为依据本发明一实施例的图1的第二移位寄存器的电路示意图。图6为依据本发明一实施例的图1的第一移位寄存器的电路示意图。图7为依据本发明一实施例的图1的第二移位寄存器的电路示意图。主要元件符号说明100 显示面板110:基板111 第一扫描线113:第二扫描线115:第一数据线117:第二数据线119:第一驱动线121 多个第二驱动线130:栅极驱动电路CA、CB、C1 C4 电容CLl 第一控制信号CL2 第二控制信号CL3 第三控制信号CL4:第四控制信号Clci、Clc2 液晶电容CLUl 第一控制单元CLU2 第二控制单元CLU3 第三控制单元CLU4:第四控制单元CP:时钟周期Csn、Cst2 存储电容DSR1 DS& 备用移位寄存器DRSG 驱动信号产生单元HCl HC6 时钟信号LCl 第一锁存时钟信号LC2 第二锁存时钟信号M1、M2、M3、M1，、M2，、M3，、T1 Τ34、TCl TC4 晶体管PA 第一像素PAX 像素阵列PB 第二像素PD:脉冲宽度QS_2、QA1、QB1、QAn_2、QBn_2、QSn_2、QAn、QBn、QSn 端点电压SCA1 SCAn 第一扫描信号SCB1 SCBn 第二扫描信号
SCSGl 第一扫描信号产生单元SCSG2 第二扫描信号产生单元SDA_6 SDA_” SDA1 SDAn 第一驱动信号SDB_6 SDBf SDB1 SDBn 第二驱动信号SRA1 SRAn 第一移位寄存器SRB1 SRBn 第二移位寄存器STV:启动信号Vcom:共同电压VSS:参考电压
具体实施例方式图1为依据本发明一实施例的显示面板的电路示意图。请参照图1，在本实施例中，显示面板100包括基板110、多个第一扫描线111、多个第二扫描线113、多个第一数据线 115、多个第二数据线117、多个第一驱动线119、多个第二驱动线121、像素阵列PAX及栅极驱动电路130。并且，显示面板100上更配置多条布线以传送启动信号STV、多个时钟信号 HCl HC6、第一锁存时钟信号LCl及第二锁存时钟信号LC2。在本实施例中，第一扫描线111、第二扫描线113、第一数据线115、第二数据线 117、第一驱动线119、第二驱动线121、像素阵列PAX及栅极驱动电路130皆配置于基板110 上。第一数据线115及第二数据线117为相互平行，并且沿水平方向由图示左侧向图示右侧交叉配置。第一扫描线111、第二扫描线113及第一驱动线119及第二驱动线121为相互平行，并且沿垂直方向由图示上侧向图示下侧交叉配置。如图1所示，第一数据线115及第二数据线117会垂直于第一扫描线111、第二扫描线113及第一驱动线119及第二驱动线 121。此外，在本实施例中，栅极驱动电路130为配置于像素阵列PAX的一侧，但在其他实施例中，栅极驱动电路130可配置于像素阵列PAX的两侧，以便于像素阵列PAX的两侧输入相同的扫描信号(如SCA1及SCB1)和/或驱动信号(如SDA1及SDB1)，藉此提高扫描信号(如SCA1及SCB1)及驱动信号(如SDA1及SDB1)的信号强度。像素阵列PAX具有多个第一像素PA及多个第二像素PB。依据第一扫描线111、第二扫描线113及第一驱动线119及第二驱动线121的配置方式，第一像素PA及第二像素PB 会分别配置于不同列，以便于每一第一像素PA电性连接对应的第一扫描线111及对应的第一驱动线119，以及每一第二像素PB电性连接对应的第二扫描线113及对应的第二驱动线 121。并且，每一第一像素PA会电性连接对应的第一数据线115，每一第二像素PB会电性连接对应的第二数据线117。栅极驱动电路130包括多个第一移位寄存器SRA1 SRAn及多个第二移位寄存器 SRB1 SRBn，其中η为大于等于3的正整数。第一移位寄存器SRA1 SRAn用以依序输出高电平的第一扫描信号SCA1 SCAn至对应的第一扫描线111，以及依序输出高电平的第二扫描信号SCB1 SCBn至对应的第二扫描线113。第二移位寄存器SRB1 SI n用以依序输出高电平的第一驱动信号SDA1 SDAn至对应的第一驱动线119，以及依序输出高电平的第二驱动信号SDB1 SDBn至对应的第二驱动线121。
在某些实施例中，假设每一第一移位寄存器SRA1 SRAn及每一第二移位寄存器 SRB1-SR^1设计为参照前几级(例如前2级)第二移位寄存器的内部电压或驱动信号而运作，则栅极驱动电路130可还包括至少2级备用移位寄存器(如DSIi1 DSR6)，以产生前 2级第一移位寄存器(如SRA1)和/或前2级第二移位寄存器(如SRB1)运作所参照的内部电压或驱动信号(如SDAfSDAfSDB^及SDB_2)。在本实施例中，假设栅极驱动电路130 还包括6级备用移位寄存器(如DSIi1 DSR6)，这些备用移位寄存器DSIi1 DS&用以分别产生第一驱动信号SDA_6 SDA_i及第二驱动信号SDB_6 SDBJ。如图1所示，每一第一移位寄存器SRA1 SRAn包括第一扫描信号产生单元SCSG1、 第二扫描信号产生单元SCSG2、第一控制单元CLUl及第二控制单元CLU2。第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2分别电性连接对应的第一扫描线111及对应的第二扫描线113，用以依据对应的信号(例如启动信号STV、时钟信号HCl HC6)同时输出高电平的第一扫描信号GnSCA1NSCAn)至对应的第一扫描线111及输出高电平的第二扫描信号(如SCB1 SCBn)至对应的第二扫描线113。第一控制单元CLUl及第二控制单元CLU2分别依据第一锁存时钟信号LCl及第二锁存时钟信号LC2产生第一控制信号CLl及第二控制信号CL2至第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2，以控制第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2输出低电平的第一扫描信号(如SCA1 SCAn)及第二扫描信号 (如SCB1 SCBn),其中输出低电平的第一扫描信号QnSCA1NSCAn)及第二扫描信号(如 SCB1 SCBn)的效果等同于停止输出第一扫描信号(如SCA1 SCAn)及第二扫描信号(如 SCB1 SCBn)的效果。依据上述，每一第一移位寄存器SRA1 SRAn通过第一扫描信号产生单元SCSGl产生第一扫描信号(如SCA1 SCAn)，通过第二扫描信号产生单元SCSG2产生第二扫描信号 (如SCB1 SCBn)，且共用第一控制单元CLUl及第二控制单元CLU2的第一控制信号CLl及第二控制信号CL2，藉此可避免第一扫描信号(如SCA1 SCAn)及第二扫描信号(如SCB1 SCBn)的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器SRA1 SRAn占用的芯片面积。每一第二移位寄存器SRB1 括驱动信号产生单元DRSG、第三控制单元 CLU3及第四控制单元CLU4。驱动信号产生单元DRSG电性连接对应的第一驱动线119及对应的第二驱动线121，用以依据对应的信号(例如启动信号STV、时钟信号HCl HC6)同时输出高电平的第一驱动信号(如SDA1 SDAn)至对应的第一驱动线119及输出高电平的第二驱动信号(如SDB1 SDBn)至对应的第二驱动线121。第三控制单元CLU3及第四控制单元CLU4分别依据第一锁存时钟信号LCl及第二锁存时钟信号LC2产生第三控制信号CL3 及第四控制信号CL4至驱动信号产生单元DRSG，以控制驱动信号产生单元DRSG输出低电平的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)，其中输出低电平的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)的效果等同于停止输出第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)的效果。图2为依据本发明一实施例的图1的第一像素与第二像素的电路示意图。请参照图1及图2，在本实施例中，第一像素PA包括晶体管Ml、M2、M3、存储电容Csn、Cst2、液晶电容 ClciXlc2及电容CA、CB。晶体管Ml及M2的栅极电性连接对应的第一扫描线111，晶体管Ml及M2的漏极电性连接对应的第一数据线115。存储电容Csn及液晶电容Q1电性连接于晶体管Ml的源极与共同电压Vcom之间，存储电容Cst2及液晶电容Q2电性连接于晶体管M2 的源极与共同电压Vcom之间。电容CA及CB电性串联于晶体管Ml的源极与共同电压Vcom 之间。晶体管M3的栅极电性连接第一驱动线119，晶体管M3的漏极电性连接晶体管M2的源极，晶体管M3的源极电性连接电容CA与CB的连接处。如图2所示，第二像素PB的结构大致相同于第一像素PA，其不同之处在于晶体管 M1，、M2，及M3，和相对应数据之间的连接关系。在像素PB中，晶体管Ml，及Μ2’的栅极电性连接对应的第二扫描线113，晶体管Ml’及M2’的漏极电性连接对应的第二数据线117， 晶体管M3的栅极电性连接第二驱动线121。依据上述，当第一扫描线111接收到对应的第一扫描信号(如SCA1)时，第一像素 PA的存储电容CST1、CST2及液晶电容Cm、(^2可接收第一数据线115所传递的像素电压(未绘示)；当第二扫描线113接收到对应的第二扫描信号(如SCB1)时，第二像素PB的存储电容CST1、Cst2及液晶电容Qa、Clc2可接收第二数据线117所传递的像素电压(未绘示)。藉此，第一像素PA及第二像素PB的存储电容CST1、Cst2及液晶电容Qa、Cm可同时充电，以增加第一像素PA及第二像素PB的充电时间。并且，当第一驱动线119接收到对应的第一驱动信号(如SDA1)及第二驱动线121 接收到对应的第二驱动信号(如SDB1)时，则第一像素PA及第二像素PB的存储电容Cst2及液晶电容Cm的电压受到电容CB的影响而降低，藉此控制第一像素PA及第二像素PB中对应存储电容Cst2及液晶电容Cm的显示区域的光学效果，以此降低偏光显示面板100的色偏现象。图3为依据本发明一实施例的图1的时钟信号、扫描信号及驱动信号的波形示意图。请参照图1及图3，在本实施例中，每一第一移位寄存器(如SRA1 SRAn)分别接收到对应的时钟信号(如HCl HC6)，且这些移位寄存器SRA1 SRAn分别对应时钟信号HCl HC6输出高电平的第一扫描信号(如SCA1 SCAn)及高电平的第二扫描信号(如SCB1 SCBn),因此以绘示为同一波形。并且，每一第二移位寄存器(如SRB1 SRBn)分别接收到对应的时钟信号(如HCl HC6)，且这些第二移位寄存器SRB1 SRBn分别对应时钟信号 HCl HC6输出高电平的第一驱动信号(如SDA1 SDAn)及高电平的第二驱动信号(如 SDB1 SDBn)，因此亦绘示为同一波形。启动信号STV用以依序开启第一移位寄存器SRA1 SRAn及依序开启第二移位寄存器SRB1 SI n。第一锁存时钟信号LCl及第二锁存时钟信号LC2则用以搭配第一移位寄存器SRA1 SRAn及第二移位寄存器SRB1 SRBn的内部电压来依序关闭第一移位寄存器 SRA1 SRAn及依序关闭第二移位寄存器SRB1 SI n。该启动信号STV、该第一锁存时钟信号和第二锁存时钟信号可由时序控制器或是电路板给予，端视实际上需求而定。请参照图3，在本实施例中，第一锁存时钟信号LCl为第二锁存时钟信号LC2设计为反相信号。时钟信号HCl HC6为循序形成脉冲，亦即高电平的时钟信号HCl HC6为循序输出。其中，每一时钟信号(如HCl HC6)重叠于相邻的两时钟信号，并且每一时钟信号(如HCl HC6)与相邻的两时钟信号的重叠部分为相同，以及每一时钟信号(如HCl HC6)与相邻的两时钟信号的重叠部分的总和等于时钟信号(如HCl HC6)的一个脉冲的脉冲宽度PD。据此，每一第一扫描信号(如SCA1 SCAn)会与前一第一扫描信号重叠，以增加第一像素PA的充电时间，并且每一第二扫描信号(如SCB1 SCBn)会与前一第二扫描信号重叠，以增加第二像素PB的充电时间。在本实施例中，第一驱动信号GBSDA1-SDAn)及第二驱动信号GBSDB1-SDBn) 为用以控制第一像素PA及第二像素PB的光学效果，其与用以开启第一像素PA及第二像素 PB的第一扫描信号(如SCA1 SCAn)及第二扫描信号(如SCB1 SCBn)不同。因此，每一第一扫描信号(如SCA1 SCAn)及第二扫描信号SCB1 SCBn)不重叠于对应的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)。例如，第一扫描信号SCA1及第二扫描信号SCB1不重叠于第一驱动信号SDA1及第二驱动信号SDB1。一般而言，在第一像素PA及第二像素PB写入对应的像素电压后，才会控制第一像素PA及第二像素PB的光学效果。因此，第一扫描信号(如SCA1 SCAn)与第二扫描信号 (如SCB1 SCBn)先于对应的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)形成脉冲，亦即高电平的第一扫描信号(如SCA1 SCAn)与高电平的第二扫描信号 (如SCB1 SCBn)先于对应的高电平的第一驱动信号(如SDA1 SDAn)及高电平的第二驱动信号(如SDB1 SDBn)输出。并且，高电平的第一扫描信号(如SCA1 SCAn)与高电平的第二扫描信号(如SCBi SCBn)的输出时间点与对应的高电平的第一驱动信号(如SDAi SDAn)及高电平的第二驱动信号(如SDB1 SDBn)的输出时间点相差一时钟周期CP。图4为依据本发明一实施例的图1的第一移位寄存器SRA3 SRAn的电路示意图。 请参照图1及图4，在本实施例中，是以第一移位寄存器SRAn为例。第一扫描信号产生单元 SCSGl包括晶体管Tl T8及电容Cl。晶体管Tl的漏极接收时钟信号HC5，晶体管Tl的栅极接收第一移位寄存器SRAn_2的端点电压QAn_2。晶体管T2的漏极电性接收第一移位寄存器SRAn_2输出的第一扫描信号SCAn_2，晶体管T2的栅极电性连接晶体管Tl的源极，晶体管 T2的源极输出端点电压QAn。晶体管T3的漏极接收时钟信号HC1，晶体管T3的栅极电性连接晶体管T2的源极，晶体管T3的源极输出第一扫描信号SCAn。电容Cl电性连接于晶体管T3的栅极与源极之间。晶体管T4的漏极电性连接晶体管T3的栅极，晶体管T4的栅极接收第一控制信号CL1，晶体管T4的源极电性连接T3晶体管的源极以接收第一扫描信号SCAn。晶体管T5的漏极电性连接晶体管的T3源极，晶体管T5的栅极接收第一控制信号CLl，晶体管T5的源极接收参考电压VSS，其中参考电压VSS 可以为栅极低电压。晶体管T6的漏极电性连接晶体管T3的栅极，晶体管T6的栅极接收第二控制信号CL2，晶体管T6的源极电性连接晶体管T3的源极以接收第一扫描信号SCAn。晶体管T7的漏极电性连接晶体管T3的源极，晶体管T7的栅极接收第二控制信号 CL2，晶体管T7的源极接收参考电压VSS。晶体管T8的漏极电性连接晶体管T3的栅极，晶体管T8的栅极接收第二移位寄存器SRBn_2输出的第一驱动信号SDAn_2，晶体管T8的源极接收参考电压VSS。第二扫描信号产生单元SCSG2包括晶体管T9 T16。晶体管T9的漏极接收时钟信号HC5，晶体管T9的栅极接收第一移位寄存器SRAn_2的端点电压QBn_2。晶体管TlO的漏极电性接收第一移位寄存器SRAn_2输出的第二扫描信号SCBn_2，晶体管TlO的栅极电性连接晶体管T9的源极，晶体管TlO的源极输出端点电压( n。晶体管Tll的漏极接收时钟信号 HCl,晶体管Tll的栅极电性连接晶体管TlO的源极，晶体管Tll的源极输出第二扫描信号 SCB11O
电容C2电性连接于晶体管Tll的栅极与源极之间。晶体管T12的漏极电性连接晶体管Tll的栅极，晶体管T12的栅极接收第一控制信号CL1，晶体管T12的源极电性连接晶体管Tll的源极以接收第二扫描信号S(Bn。晶体管T13的漏极电性连接晶体管Tll的源极，晶体管T13的栅极接收第一控制信号CL1，晶体管T13的源极接收参考电压VSS。晶体管T14的漏极电性连接晶体管Tll的栅极，晶体管T14的栅极接收第二控制信号CL2，晶体管T14的源极电性连接晶体管Tll的源极以接收第二扫描信号S(Bn。晶体管T15的漏极电性连接晶体管Tll的源极，晶体管T15的栅极接收第二控制信号CL2，晶体管T15的源极接收参考电压VSS。晶体管T16的漏极电性连接晶体管Tll的栅极，晶体管T16的栅极接收第二移位寄存器SRBn_2输出的第二驱动信号SDBn_2，晶体管T16 的源极接收参考电压VSS。第一控制单元CLUl包括晶体管T17 T20。晶体管T17的栅极电性连接其漏极且接收第一锁存时钟信号LC1。晶体管T18的漏极电性连接晶体管T17的漏极，晶体管T18 的栅极电性连接晶体管T17的源极，晶体管T18的源极输出第一控制信号CL1。晶体管T19 的漏极电性连接晶体管T17的源极，晶体管T19的栅极接收第二扫描信号产生单元SCSG2 的端点电压QBn，晶体管T19的源极接收参考电压VSS。晶体管T20的漏极电性连接晶体管 T18的源极，晶体管T20的栅极电性连接晶体管T19的栅极，晶体管T20的源极接收参考电压 VSS。第二控制单元CLU2的电路结构大致与第一控制单元CLUl相同。其不同之处在于， 第二控制单元CLU2的晶体管T17的栅极为接收第二锁存时钟信号LC2，第二控制单元CLU2 的晶体管T19的栅极接收第一扫描信号产生单元SCSGl的端点电压QAn。由于高电平的时钟信号HCl HC6及高电平的第一扫描信号(如SCA1 SCAn)与高电平的第二扫描信号(如SCB1 SCBn)设计为与前一信号为高电平的部分重叠，因此第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2会参照前二级的第一移位寄存器(如SRA1 SRBn)的端点电压QA、QB及输出的第一扫描信号(如SCA1 SCAn)与第二扫描信号(如SCB1 SCBn)，以使第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2可在准备就绪的情况下产生第一扫描信号(如SCA1 SCAn)与第二扫描信号(如 SCB1 SCBn)。依据上述，图4所示本实施例为适用于第一移位寄存器SRA3 SRAn。请参照图3及图4，在此以第一移位寄存器SRA3的第一扫描信号产生单元SCSGl为例。晶体管Tl的漏极接收时钟信号HC1，晶体管Tl的栅极接收端点电压QA1,晶体管T2的漏极接收第一扫描信号SCA1,晶体管T3的漏极接收时钟信号HC3。当第一移位寄存器SRA1 为开启时，晶体管Tl会导通。接着，当第一移位寄存器SRA1接收到高电平的时钟信号HCl 时，晶体管T2会导通，而第一移位寄存器SRA1输出的高电平的第一扫描信号SCA1会对电容 Cl充电，以致于端点电压QA3会增加。在端点电压QA3大于一临界电压时，晶体管T3会导通，第一控制单元CLUl及第二控制单元CLU2的晶体管T19及T20会导通。此时，第一控制单元CLUl及第二控制单元CLU2 分别产生低电平的第一控制信号CLl及第二控制信号CL2，因此晶体管T4、T5、T6及Τ7会不导通。当晶体管Τ3的漏极接收到高电平的时钟信号HC3时，晶体管Τ3的漏极会输出高电平的第一扫描信号SCA3。接着，在晶体管T8的栅极接收到高电平的第一驱动信号SDA1时， 晶体管T8会导通，而将端点电压QA3拉低至参考电压VSS (视同低电平)。当端点电压QA3为低电平时，晶体管T3会不导通，第一控制单元CLUl及第二控制单元CLU2的晶体管T19 及T20会不导通。在本实施例中，当第一锁存时钟信号LCl为高电平时，第一控制单元CLUl的晶体管T17及T18会导通而输出高电平的第一控制信号CL1。当第二锁存时钟信号LC2为高电平时，第二控制单元CLU2的晶体管T17及T18会导通而输出高电平的第二控制信号CL2。 在第一控制单元CLUl输出高电平的第一控制信号CLl时，晶体管T4及T5会拉低端点电压 QA3,并且对电容Cl进行放电。在第二控制单元CLU2输出高电平的第二控制信号CL2时，晶体管T6及T7会拉低端点电压QA3,并且对电容Cl进行放电。依据上述，可确保晶体管T3不会因耦合电压而导通，以使第一扫描信号产生单元SCSGl输出低电平的第一扫描信号SCA3。第一扫描信号产生单元SCSGl与第二扫描信号产生单元SCSG2其不同之处在于， 晶体管T9的栅极为接收端点电压QB1,晶体管TlO的漏极接收第二扫描信号SCB115由于， 高电平的第一扫描信号SCA1与高电平的第二扫描信号SCB1为同时输出，因此端点电压QA1 及QB1的状态会相同。依据上述，在第一扫描信号产生单元SCSGl的电路结构相似于第二扫描信号产生单元SCSG2的情况下，第二扫描信号产生单元SCSG2的运作方式会相似于第一扫描信号产生单元SCSGl。相较于第一扫描信号产生单元SCSGl，第二扫描信号产生单元 SCSG2简省了第一控制单元CLUl和第二控制单元CLU2，于是电路结构上较为精简，进而减少电路面积。图5为依据本发明一实施例的图1的第二移位寄存器SRB1 SRBn的电路示意图。 请参照图1及图5，在本实施例中，是以第二移位寄存器SI n为例，并且备用移位寄存器 DSR3 DS&的电路结构会相似于第二移位寄存器SRB1 SRBn的电路结构。驱动信号产生单元DRSG包括晶体管T21 T34及电容C3、C4。晶体管T21的漏极接收时钟信号HC5，晶体管T21的栅极接收第二移位寄存器SRBn_2的端点电压QSn_2。晶体管T22的漏极电性接收第二移位寄存器SRBn_2输出的第一驱动信号SDAn_2，晶体管T22的栅极电性连接晶体管T21 的源极，晶体管T22的源极输出端点电压Q&。晶体管T23的漏极接收时钟信号HC5，晶体管T23的栅极接收第二移位寄存器 SRBn_2的端点电压QSn_2。晶体管T24的漏极电性接收第二移位寄存器SRBn_2输出的第二驱动信号SDBn_2，晶体管TM的栅极电性连接晶体管T23的源极，晶体管TM的源极电性连接晶体管T22的源极。晶体管T25的漏极接收时钟信号HC1，晶体管T25的栅极电性连接晶体管T22的源极，晶体管T25的源极输出第一驱动信号SDAn。晶体管T26的漏极接收时钟信号HC1，晶体管T26的栅极电性连接晶体管T25的栅极，晶体管T26的源极输出第二驱动信号 SDBn。电容C3及C4电性连接于晶体管T25的栅极与源极之间。晶体管T27的漏极电性连接晶体管T25的栅极，晶体管T27的栅极接收第三控制信号CL3，晶体管T27的源极电性连接晶体管T25的源极以接收第一驱动信号SDAn。晶体管T28的漏极电性连接晶体管T25 的源极，晶体管D8的栅极接收第三控制信号CL3，晶体管D8的源极接收参考电压VSS。晶体管T29的漏极电性连接晶体管T26的源极，晶体管T29的栅极接收第三控制信号CL3，晶体管T29的源极接收参考电压VSS。晶体管T30的漏极电性连接晶体管T25的栅极，晶体管T30的栅极接收第四控制信号CL4，晶体管T30的源极电性连接晶体管D6的源极以接收第二驱动信号SDBn。晶体管T31的漏极电性连接晶体管T25的源极，晶体管T31的栅极接收第四控制信号CL4，晶体管 T31的源极接收参考电压VSS。晶体管T32的漏极电性连接晶体管T26的源极，晶体管T32 的栅极接收第四控制信号CL4，晶体管T32的源极接收参考电压VSS。晶体管T33的漏极电性连接晶体管T25的栅极，晶体管T33的栅极接收第二移位寄存器SRBn+4输出的第一驱动信号SDAn+4，晶体管T33的源极接收参考电压VSS。晶体管T34 的漏极电性连接晶体管T26的栅极，晶体管T34的栅极接收第二移位寄存器SRBn+4输出的第二驱动信号SDBn+4，晶体管T34的源极接收参考电压VSS。请参照图4及图5，第三控制单元CLU3的电路结构大致与第一控制单元CLUl相同。其不同之处在于，第三控制单元CLU3的晶体管T19的栅极接收驱动信号产生单元DRSG 的端点电压QAn。第四控制单元CLU4的电路结构大致与第二控制单元CLU2相同。其不同之处在于，第四控制单元CLU4的晶体管T19的栅极接收驱动信号产生单元DRSG的端点电压 QAn。请参照图3及图5，在此以第二移位寄存器SRA1的驱动信号产生单元DRSG为例。 晶体管T21及T23的漏极接收时钟信号HC5，晶体管T21及T23的栅极接收端点电压QS_2， 晶体管T22的漏极接收第一驱动信号SDA_2，晶体管T23的漏极接收第二驱动信号SDB_2，晶体管T25及T26的漏极接收时钟信号HCl。当第一移位寄存器SRA1为开启时，晶体管Tl会导通。接着，当备用移位寄存器DSR1接收到高电平的时钟信号HC5时，晶体管T21及T23会导通，而备用移位寄存器DSR4输出的高电平的第一驱动信号SDA_2及高电平的第二驱动信号SDB_2会对电容C3及C4充电，以致于端点电压QS1会增加。在端点电压QS1大于临界电压时，晶体管T25及1^6会导通，第三控制单元CLU3及第四控制单元CLU4的晶体管T19及T20会导通。此时，第三控制单元CLU3及第四控制单元CLU4分别产生低电平的第三控制信号CL3及第四控制信号CL4，因此晶体管T27、T28、 T29、T30、T31及Τ32会不导通。当晶体管Τ25及Τ26的漏极接收到高电平的时钟信号HCl 时，晶体管Τ25的漏极会输出高电平的第一驱动信号SDA1,晶体管D6的漏极会输出高电平的第二驱动信号SDBp接着，在晶体管T33的栅极接收到高电平的第一驱动信号SDA5和/ 或晶体管T34的栅极接收到高电平的第二驱动信号SD&时，晶体管T33及T34至少其一会导通，而将端点电压QS1拉低至参考电压VSS。此时，晶体管T25及D6会不导通，第三控制单元CLU3及第四控制单元CLU4的晶体管T19及T20会不导通。当第一锁存时钟信号LCl为高电平时，第三控制单元CLU3的晶体管T17及T18会导通而输出高电平的第三控制信号CL3。当第二锁存时钟信号LC2为高电平时，第四控制单元CLU4的晶体管T17及T18会导通而输出高电平的第四控制信号CL4。在第三控制单元 CLU3输出高电平的第三控制信号CL3时，晶体管T27、D8及D9会拉低端点电压QS1,并且对电容C3及C4进行放电。在第四控制单元CLU4输出高电平的第四控制信号CL4时，晶体管T30、T31及T22会拉低端点电压QS1，并且对电容C3及C4进行放电。依据上述，可确保晶体管T25及D6不会因耦合电压而导通，以使驱动信号产生单元DRSG输出低电平的第一驱动信号SDA1及第二驱动信号SDB1。图6为依据本发明一实施例的图1的第一移位寄存器SRAp SRA2的电路示意图。 请参照图1、图4及图5，由于第一移位寄存器SRAp SRA2无前级第一移位寄存器可参照，因此电路结构会不同于第一移位寄存器SRA3 SRAn。在本实施例中，是以第一移位寄存器SRA1
20为例。第一移位寄存器SRA1与SRAn不同之处在于以晶体管TCl取代晶体管Tl及T2，以晶体管TC2取代晶体管T9及T10。并且，晶体管TCl及TC2的栅极接收启动信号STV,而晶体管TCl的漏极电性连接其栅极，晶体管TC2的漏极电性连接其栅极。依据上述，当晶体管 TCl的栅极接收至高电平的启动信号STV时，则晶体管TCl会导通，并且高电平的启动信号 STV会对电容Cl充电；当晶体管TC2的栅极接收至高电平的启动信号STV时，则晶体管TC2 会导通，并且高电平的启动信号STV会对电容C2充电。图7为依据本发明一实施例的图1的备用移位寄存器的电路示意图。请参照图1、 图4及图5，由于备用移位寄存器DSR1及DS&无前级移位寄存器可参照，因此电路结构会不同于第二移位寄存器SRB1 SRBn及备用移位寄存器DSIi3 DS&。在本实施例中，是以备用移位寄存器DSR1为例。备用移位寄存器DSR1与SI n不同之处在于以晶体管TC3取代晶体管T21及T22，以晶体管TC4取代晶体管T23及T24。并且，晶体管TC3及TC4的栅极接收启动信号STV,而晶体管TC3的漏极电性连接其栅极，晶体管TC4的漏极电性连接其栅极。 依据上述，当晶体管TC3的栅极接收至高电平的启动信号STV时，则晶体管TC3会导通，并且高电平的启动信号STV会对电容C3及T4充电；当晶体管TC4的栅极接收至高电平的启动信号STV时，则晶体管TC4会导通，并且高电平的启动信号STV会对电容C3及T4充电。此外，本发明实施例的显示面板100可搭配时序控制器、源极驱动器及背光模块而构成显示器。综上所述，本发明显示面板及其栅极驱动电路，每一第一移位寄存器通过一第一扫描信号产生单元产生一第一扫描信号，通过一第二扫描信号产生单元产生一第二扫描信号，且共用第一控制单元及第二控制单元，藉此可避免第一扫描信号及第二扫描信号的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器占用的芯片面积。并且，可在像素阵列PAX的两侧配置相同的栅极驱动电路，增强扫描信号及驱动信号的信号强度。此外，第一像素及第二像素分别依据对应的第一驱动信号及对应的第二驱动信号控制其显示区域的光学效果，以此降低偏光显示面板的色偏现象。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书所界定者为准。
权利要求
1.一种栅极驱动电路，配置于一基板，适于驱动具有多个第一像素及多个第二像素的一像素阵列，这些第一像素分别电性连接多个第一扫描线的其中之一、多个第一数据线的其中之一及多个第一驱动线的其中之一，这些第二像素分别电性连接多个第二扫描线的其中之一、多个第二数据线的其中之一及多个第二驱动线的其中之一，该栅极驱动电路包括多个第一移位寄存器，每一这些第一移位寄存器包括一第一扫描信号产生单元及一第二扫描信号产生单元，分别电性连接对应的第一扫描线及对应的第二扫描线，用以依据多个时钟信号同时输出一第一扫描信号至对应的第一扫描线及输出一第二扫描信号至对应的第二扫描线；以及一第一控制单元及一第二控制单元，分别依据一第一锁存时钟信号及一第二锁存时钟信号产生一第一控制信号及一第二控制信号至该第一扫描信号产生单元及该第二扫描信号产生单元，以控制该第一扫描信号产生单元及该第二扫描信号产生单元停止输出该第一扫描信号及该第二扫描信号；以及多个第二移位寄存器，每一这些第二移位寄存器包括一驱动信号产生单元，电性连接对应的第一驱动线及对应的第二驱动线，用以依据这些时钟信号同时输出一第一驱动信号至对应的第一驱动线及输出一第二驱动信号至对应的第二驱动线；以及一第三控制单元及一第四控制单元，分别依据该第一锁存时钟信号及该第二锁存时钟信号产生一第三控制信号及一第四控制信号至该驱动信号产生单元，以控制该驱动信号产生单元停止输出该第一驱动信号及该第二驱动信号。
2.如权利要求1所述的栅极驱动电路，其中第η个第一移位寄存器的第一扫描信号产生单元包括一第一晶体管，其漏极接收这些时钟信号中的一第一时钟信号，其栅极接收第η-2个第一移位寄存器的一第一端点电压；一第二晶体管，其漏极电性接收第η-2个第一移位寄存器输出的第一扫描信号，其栅极电性连接该第一晶体管的源极，其源极输出该第一端点电压；一第三晶体管，其漏极接收这些时钟信号中的一第二时钟信号，其栅极电性连接该第二晶体管的源极，其源极输出对应的第一扫描信号；一第一电容，电性连接于该第三晶体管的栅极与源极之间；一第四晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第三晶体管的源极；一第五晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第一控制信号，其源极接收一参考电压；一第六晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第三晶体管的源极；一第七晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；一第八晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压；其中，η为大于等于1的正整数。
3.如权利要求2所述的栅极驱动电路，其中第η个第一移位寄存器的第二扫描信号产生单元包括一第九晶体管，其漏极接收该第一时钟信号，其栅极接收第η-2个第一移位寄存器的第二端点电压；一第十晶体管，其漏极电性接收第η-2个第一移位寄存器输出的第二扫描信号，其栅极电性连接该第九晶体管的源极，其源极输出该第二端点电压；一第十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十晶体管的源极， 其源极输出对应的第二扫描信号；一第二电容，电性连接于该第十一晶体管的栅极与源极之间； 一第十二晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第十一晶体管的源极；一第十三晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第一控制信号，其源极接收该参考电压；一第十四晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第十一晶体管的源极；一第十五晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；以及一第十六晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
4.如权利要求3所述的栅极驱动电路，其中第η个第二移位寄存器的驱动信号产生单元包括一第十七晶体管，其漏极接收该第一时钟信号，其栅极接收第η-2个第二移位寄存器的一第三端点电压；一第十八晶体管，其漏极电性接收第η-2个第二移位寄存器输出的第一驱动信号，其栅极电性连接该第十七晶体管的源极，其源极输出该第三端点电压；一第十九晶体管，其漏极接收该第一时钟信号，其栅极接收第η-2个第一移位寄存器的第三端点电压；一第二十晶体管，其漏极电性接收第η-2个第二移位寄存器输出的第二驱动信号，其栅极电性连接该第十九晶体管的源极，其源极电性连接该第十八晶体管的源极；一第二十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十八晶体管的源极，其源极输出对应的第一驱动信号；一第二十二晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第二十一晶体管的栅极，其源极输出对应的第二驱动信号；一第三电容，电性连接于该第二十一晶体管的栅极与源极之间； 一第四电容，电性连接于该第二十二晶体管的栅极与源极之间； 一第二十三晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第三控制信号，其源极电性连接该第二十一晶体管的源极；一第二十四晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十五晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十六晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第四控制信号，其源极电性连接该第二十二晶体管的源极；一第二十七晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十八晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十九晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压；以及一第三十晶体管，其漏极电性连接该第二十二晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
5.如权利要求4所述的栅极驱动电路，其中该第一控制单元、该第二控制单元、该第三控制单元及该第四控制单元分别包括一第三十一晶体管，其栅极电性连接其漏极；一第三十二晶体管，其漏极电性连接该第三十一晶体管的漏极，其栅极电性连接该第三十一晶体管的源极，其源极对应的输出该第一控制信号、该第二控制信号、该第三控制信号及该第四控制信号的其中之一；一第三十三晶体管，其漏极电性连接该第三十一晶体管的源极，其源极接收该参考电压；以及一第三十四晶体管，其漏极电性连接该第三十二晶体管的源极，其栅极电性连接该第三十三晶体管的栅极，其源极接收该参考电压；其中，该第一控制单元及该第三控制单元的第三十一晶体管的栅极接收该第一锁存时钟信号，该第二控制单元及该第四控制单元的第三十一晶体管的栅极接收该第二锁存时钟信号，该第一控制单元的第三十三晶体管的栅极接收该第二端点电压，该第二控制单元的第三十三晶体管的栅极接收该第一端点电压，该第三控制单元及该第四控制单元的第三十三晶体管的栅极接收该第三端点电压。
6.如权利要求1所述的栅极驱动电路，其中该第一扫描信号及该第二扫描信号不重叠于对应的该第一驱动信号及该第二驱动信号。
7.如权利要求6所述的栅极驱动电路，其中该第一扫描信号与该第二扫描信号先于对应的该第一驱动信号及该第二驱动信号输出，且该第一扫描信号与该第二扫描信号的输出时间点与对应的该第一驱动信号及该第二驱动信号的输出时间点相差这些时钟信号的一时钟周期。
8.如权利要求1所述的栅极驱动电路，其中该第一锁存时钟信号为该第二锁存时钟信号的反相信号。
9.如权利要求1所述的栅极驱动电路，其中这些时钟信号为循序输出。
10.如权利要求9所述的栅极驱动电路，其中每一这些时钟信号重叠于相邻的两时钟信号。
11.如权利要求10所述的栅极驱动电路，其中每一这些时钟信号分别与相邻的两时钟信号的重叠部分为相同，且每一这些时钟信号与相邻的两时钟信号的重叠部分的总和等于每一这些时钟信号的一脉冲宽度。
12.—种显示面板，包括 一基板；多个第一扫描线及多个第二扫描线，配置于该基板上； 多个第一数据线及多个第二数据线，配置于该基板上； 多个第一驱动线及多个第二驱动线，配置于该基板上；一像素阵列，配置于该基板上，具有多个第一像素及多个第二像素，这些第一像素分别电性连接这些第一扫描线的其中之一、这些第一数据线的其中之一及这些第一驱动线的其中之一，这些第二像素分别电性连接这些第二扫描线的其中之一、这些第二数据线的其中之一及这些第二驱动线的其中之一；以及一栅极驱动电路，配置于该基板上，包括 多个第一移位寄存器，每一这些第一移位寄存器包括一第一扫描信号产生单元及一第二扫描信号产生单元，分别电性连接对应的第一扫描线及对应的第二扫描线，用以依据多个时钟信号同时输出一第一扫描信号至对应的第一扫描线及输出一第二扫描信号至对应的第二扫描线；以及一第一控制单元及一第二控制单元，分别依据一第一锁存时钟信号及一第二锁存时钟信号产生一第一控制信号及一第二控制信号至该第一扫描信号产生单元及该第二扫描信号产生单元，以控制该第一扫描信号产生单元及该第二扫描信号产生单元停止输出该第一扫描信号及该第二扫描信号；以及多个第二移位寄存器，每一这些第二移位寄存器包括一驱动信号产生单元，电性连接对应的第一驱动线及对应的第二驱动线，用以依据这些时钟信号同时输出一第一驱动信号至对应的第一驱动线及输出一第二驱动信号至对应的第二驱动线；以及一第三控制单元及一第四控制单元，分别依据该第一锁存时钟信号及该第二锁存时钟信号产生一第三控制信号及一第四控制信号至该驱动信号产生单元，以控制该驱动信号产生单元停止输出该第一驱动信号及该第二驱动信号。
13.如权利要求12所述的显示面板，其中第η个第一移位寄存器的第一扫描信号产生单元包括一第一晶体管，其漏极接收这些时钟信号中的一第一时钟信号，其栅极接收第η-2个第一移位寄存器的一第一端点电压；一第二晶体管，其漏极电性接收第η-2个第一移位寄存器输出的第一扫描信号，其栅极电性连接该第一晶体管的源极，其源极输出该第一端点电压；一第三晶体管，其漏极接收这些时钟信号中的一第二时钟信号，其栅极电性连接该第二晶体管的源极，其源极输出对应的第一扫描信号；一第一电容，电性连接于该第三晶体管的栅极与源极之间；一第四晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第三晶体管的源极；一第五晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第一控制信号，其源极接收一参考电压；一第六晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第三晶体管的源极；一第七晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；一第八晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收第n-2个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压； 其中，η为大于等于1的正整数。
14.如权利要求13所述的显示面板，其中第η个第一移位寄存器的第二扫描信号产生单元包括一第九晶体管，其漏极接收该第一时钟信号，其栅极接收第n-2个第一移位寄存器的第二端点电压；一第十晶体管，其漏极电性接收第n-2个第一移位寄存器输出的第二扫描信号，其栅极电性连接该第九晶体管的源极，其源极输出该第二端点电压；一第十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十晶体管的源极， 其源极输出对应的第二扫描信号；一第二电容，电性连接于该第十一晶体管的栅极与源极之间； 一第十二晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第十一晶体管的源极；一第十三晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第一控制信号，其源极接收该参考电压；一第十四晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第十一晶体管的源极；一第十五晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；以及一第十六晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收第n-2个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
15.如权利要求14所述的显示面板，其中第η个第二移位寄存器的驱动信号产生单元包括一第十七晶体管，其漏极接收该第一时钟信号，其栅极接收第n-2个第二移位寄存器的一第三端点电压；一第十八晶体管，其漏极电性接收第n-2个第二移位寄存器输出的第一驱动信号，其栅极电性连接该第十七晶体管的源极，其源极输出该第三端点电压；一第十九晶体管，其漏极接收该第一时钟信号，其栅极接收第n-2个第一移位寄存器的第三端点电压；一第二十晶体管，其漏极电性接收第n-2个第二移位寄存器输出的第二驱动信号，其栅极电性连接该第十九晶体管的源极，其源极电性连接该第十八晶体管的源极；一第二十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十八晶体管的源极，其源极输出对应的第一驱动信号；一第二十二晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第二十一晶体管的栅极，其源极输出对应的第二驱动信号；一第三电容，电性连接于该第二十一晶体管的栅极与源极之间； 一第四电容，电性连接于该第二十二晶体管的栅极与源极之间； 一第二十三晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第三控制信号，其源极电性连接该第二十一晶体管的源极；一第二十四晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十五晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十六晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第四控制信号，其源极电性连接该第二十二晶体管的源极；一第二十七晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十八晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十九晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压；以及一第三十晶体管，其漏极电性连接该第二十二晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
16.如权利要求15所述的显示面板，其中该第一控制单元、该第二控制单元、该第三控制单元及该第四控制单元分别包括一第三十一晶体管，其栅极电性连接其漏极；一第三十二晶体管，其漏极电性连接该第三十一晶体管的漏极，其栅极电性连接该第三十一晶体管的源极，其源极对应的输出该第一控制信号、该第二控制信号、该第三控制信号及该第四控制信号的其中之一；一第三十三晶体管，其漏极电性连接该第三十一晶体管的源极，其源极接收该参考电压；以及一第三十四晶体管，其漏极电性连接该第三十二晶体管的源极，其栅极电性连接该第三十三晶体管的栅极，其源极接收该参考电压；其中，该第一控制单元及该第三控制单元的第三十一晶体管的栅极接收该第一锁存时钟信号，该第二控制单元及该第四控制单元的第三十一晶体管的栅极接收该第二锁存时钟信号，该第一控制单元的第三十三晶体管的栅极接收该第二端点电压，该第二控制单元的第三十三晶体管的栅极接收该第一端点电压，该第三控制单元及该第四控制单元的第三十三晶体管的栅极接收该第三端点电压。
17.如权利要求12所述的显示面板，其中这些第一像素及这些第二像素分别包括 一第三十五晶体管；一第一存储电容，电性连接于该第三十五晶体管的源极与一共同电压之间；一第一液晶电容，电性连接于该第三十五晶体管的源极与该共同电压之间；一第五电容及一第六电容，电性串联于该第三十五晶体管的源极与该共同电压之间；一第三十六晶体管；一第二存储电容，电性连接于该第三十六晶体管的源极与该共同电压之间；一第二液晶电容，电性连接于该第三十六晶体管的源极与该共同电压之间；以及一第三十七晶体管，其漏极电性连接该第三十六晶体管的源极，其源极电性连接该第五电容与该第六电容的连接处；其中，每一这些第一像素的第三十五晶体管的栅极及该第三十六晶体管的栅极电性连接对应的第一扫描线，每一这些第一像素的第三十五晶体管的漏极及该第三十六晶体管的漏极电性连接对应的第一数据线，每一这些第一像素的该第三十七晶体管的栅极电性连接对应的第一驱动线，每一这些第二像素的该第三十五晶体管的栅极及该第三十六晶体管的栅极电性连接对应的第二扫描线，每一这些第二像素的该第三十五晶体管的漏极及该第三十六晶体管的漏极电性连接对应的第二数据线，每一这些第二像素的该第三十七晶体管的栅极电性连接对应的第二驱动线。
18.如权利要求12所述的显示面板，其中该第一扫描信号及该第二扫描信号不重叠于对应的该第一驱动信号及该第二驱动信号。
19.如权利要求18所述的显示面板，其中在该第一扫描信号与该第二扫描信号先于对应的该第一驱动信号及该第二驱动信号输出，且该第一扫描信号与该第二扫描信号的输出时间点与对应的该第一驱动信号及该第二驱动信号的输出时间点相差这些时钟信号的一时钟周期。
20.如权利要求12所述的显示面板，其中该第一锁存时钟信号为该第二锁存时钟信号的反相信号。
21.如权利要求12所述的显示面板，其中这些时钟信号为循序输出。
22.如权利要求21所述的显示面板，其中每一这些时钟信号重叠于相邻的两时钟信号。
23.如权利要求22所述的显示面板，其中每一这些时钟信号分别与相邻的两时钟信号的重叠部分为相同，且每一这些时钟信号与相邻的两时钟信号的重叠部分的总和等于每一这些时钟信号的一脉冲宽度。
24.如权利要求12所述的显示面板，其中这些第一数据线及这些第二数据线为交叉配置，且这些第一数据线及这些第二数据线垂直于这些第一驱动线及这些第二驱动线。
25.如权利要求M所述的显示面板，其中这些第一驱动线及这些第二驱动线平行于这些第一扫描线及这些第二扫描线，且这些第一驱动线、这些第二驱动线、这些第一扫描线及这些第二扫描线为交叉配置。
全文摘要
一种显示面板及其栅极驱动电路。栅极驱动电路包括多个移位寄存器。每一移位寄存器包括第一扫描信号产生单元以产生一第一扫描信号、第二扫描信号产生单元以产生一第二扫描信号、第一控制单元用以产生第一控制信号及第二控制单元用以产生第二控制信号，其中第一控制信号及第二控制信号为第一扫描信号产生单元及第二扫描信号产生单元所共用。藉此，可避免第一扫描信号及第二扫描信号的信号强度因共用电路而减弱，以及缩小每一移位寄存器占用的芯片面积。
文档编号G09G3/36GK102402964SQ201110424979
公开日2012年4月4日 申请日期2011年12月16日 优先权日2011年10月21日
发明者刘俊欣, 张竣桓, 林坤岳, 林雅婷 申请人:友达光电股份有限公司
技术领域：
本发明涉及一种显示面板及其栅极驱动电路，且特别涉及一种配置于显示面板上的栅极驱动电路及使用此栅极驱动电路的显示面板。
背景技术：
近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器(Liquid Crystal Display，IXD)基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为显示器产品的主流。也亦因如此，无不驱使着各家厂商针对液晶显示器的开发技术要朝向微型化及低制作成本发展。为了要将液晶显示器的制作成本压低，已有部分厂商直接在面板的玻璃基板上制作多级移位寄存器(shift register)，藉以来取代已知所惯用的栅极驱动器(gate driver)，从而达到降低液晶显示器的制作成本的目的。然而，由于移位寄存器为利用形成于基板上的薄膜晶体管来构成，因此移位寄存器的驱动能力会碍于薄膜晶体管的工艺而受限。在提高画面更新率的情况下，单级移位寄存器可能要输出多个扫描信号至多条扫描线以同时驱动多列像素。在解决色偏(washout) 的情况下，每一像素会切割为多个显示区域，因此单级移位寄存器可能需要输出额外的驱动信号至像素，以控制每一显示区域的光学效果。依据上述，在原本局限的驱动能力下，单级移位寄存器需要输出多个扫描信号和/或驱动信号，因此移位寄存器会因为负载过大而驱动能力不足的情况。
发明内容
本发明提供一种显示面板及其栅极驱动电路，可避免扫描信号的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器占用的芯片面积。本发明提出一种栅极驱动电路，配置于一基板，适于驱动具有多个第一像素及多个第二像素的一像素阵列。这些第一像素分别电性连接多个第一扫描线的其中之一、多个第一数据线的其中之一及多个第一驱动线的其中之一，这些第二像素分别电性连接多个第二扫描线的其中之一、多个第二数据线的其中之一及多个第二驱动线的其中之一。栅极驱动电路包括多个第一移位寄存器及多个第二移位寄存器。每一第一移位寄存器包括第一扫描信号产生单元、第二扫描信号产生单元、第一控制单元及第二控制单元。第一扫描信号产生单元及第二扫描信号产生单元分别电性连接对应的第一扫描线及对应的第二扫描线，用以依据多个时钟信号同时输出第一扫描信号至对应的第一扫描线及输出第二扫描信号至对应的第二扫描线。第一控制单元及第二控制单元分别依据第一锁存时钟信号及第二锁存时钟信号产生第一控制信号及第二控制信号至第一扫描信号产生单元及第二扫描信号产生单元，以控制第一扫描信号产生单元及第二扫描信号产生单元停止输出第一扫描信号及第二扫描信号。每一第二移位寄存器包括驱动信号产生单元、第三控制单元及第四控制单元。驱动信号产生单元电性连接对应的第一驱动线及对应的第二驱动线，用以依据这些时钟信号同时输出第一驱动信号至对应的第一驱动线及输出第二驱动信号至对应的第二驱动线。第三控制单元及第四控制单元分别依据第一锁存时钟信号及第二锁存时钟信号产生第三控制信号及第四控制信号至驱动信号产生单元，以控制驱动信号产生单元停止输出第一驱动信号及第二驱动信号。本发明提出一种显示面板，包括基板、多个第一扫描线、多个第二扫描线、多个第一数据线、多个第二数据线、多个第一驱动线、多个第二驱动线、像素阵列及上述的栅极驱动电路。这些第一扫描线、这些第二扫描线、这些第一数据线、这些第二数据线、这些第一驱动线及这些第二驱动线及像素阵列皆配置于基板上。像素阵列具有多个第一像素及多个第二像素、这些第一像素分别电性连接这些第一扫描线的其中之一、这些第一数据线的其中之一及这些第一驱动线的其中之一、这些第二像素分别电性连接这些第二扫描线的其中之一、这些第二数据线的其中之一及这些第二驱动线的其中之一。在本发明的一实施例中，第η个第一移位寄存器的第一扫描信号产生单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管及第一电容。第一晶体管的漏极接收这些时钟信号中的第一时钟信号，其栅极接收第η-2个第一移位寄存器的第一端点电压。第二晶体管的漏极电性接收第η-2个第一移位寄存器输出的第一扫描信号，其栅极电性连接第一晶体管的源极，其源极输出第一端点电压。第三晶体管的漏极接收这些时钟信号中的第二时钟信号，其栅极电性连接第二晶体管的源极，其源极输出对应的第一扫描信号。第一电容电性连接于第三晶体管的栅极与源极之间。第四晶体管的漏极电性连接第三晶体管的栅极，其栅极接收第一控制信号，其源极电性连接第三晶体管的源极。第五晶体管的漏极电性连接第三晶体管的源极，其栅极接收第一控制信号，其源极接收参考电压。第六晶体管的漏极电性连接第三晶体管的栅极，其栅极接收第二控制信号，其源极电性连接第三晶体管的源极。第七晶体管的漏极电性连接第三晶体管的源极，其栅极接收第二控制信号，其源极接收参考电压。第八晶体管的漏极电性连接第三晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第一驱动信号，其源极接收参考电压。其中，η为大于等于1的正整数。在本发明的一实施例中，第η个第一移位寄存器的第二扫描信号产生单元包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管及第二电容。第九晶体管的漏极接收第一时钟信号，其栅极接收第η-2个第一移位寄存器的第二端点电压。第十晶体管的漏极电性接收第η-2个第一移位寄存器输出的第二扫描信号，其栅极电性连接第九晶体管的源极，其源极输出第二端点电压。第十一晶体管的漏极接收第二时钟信号，其栅极电性连接第十晶体管的源极，其源极输出对应的第二扫描信号。第二电容电性连接于第十一晶体管的栅极与源极之间。第十二晶体管的漏极电性连接第十一晶体管的栅极，其栅极接收第一控制信号，其源极电性连接第十一晶体管的源极。第十三晶体管的漏极电性连接第十一晶体管的源极，其栅极接收第一控制信号，其源极接收参考电压。第十四晶体管的漏极电性连接第十一晶体管的栅极，其栅极接收第二控制信号，其源极电性连接第十一晶体管的源极。第十五晶体管的漏极电性连接第十一晶体管的源极，其栅极接收第二控制信号，其源极接收参考电压。第十六晶体管的漏极电性连接第十一晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第二驱动信号，其源极接收参考电压。在本发明的一实施例中，第η个第二移位寄存器的驱动信号产生单元包括包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管、第三电容及第四电容。第十七晶体管的漏极接收第一时钟信号，其栅极接收第η-2个第二移位寄存器的第三端点电压。第十八晶体管的漏极电性接收第η-2个第二移位寄存器输出的第一驱动信号，其栅极电性连接第十七晶体管的源极，其源极输出第三端点电压。第十九晶体管的漏极接收第一时钟信号，其栅极接收第η-2个第一移位寄存器的第三端点电压。第二十晶体管的漏极电性接收第η-2 个第二移位寄存器输出的第二驱动信号，其栅极电性连接第十九晶体管的源极，其源极电性连接第十八晶体管的源极。第二十一晶体管的漏极接收第二时钟信号，其栅极电性连接第十八晶体管的源极，其源极输出对应的第一驱动信号。第二十二晶体管的漏极接收第二时钟信号，其栅极电性连接第二十一晶体管的栅极，其源极输出对应的第二驱动信号。第三电容电性连接于第二十一晶体管的栅极与源极之间。第四电容电性连接于第二十二晶体管的栅极与源极之间。第二十三晶体管的漏极电性连接第二十一晶体管的栅极，其栅极接收第三控制信号，其源极电性连接第二十一晶体管的源极。第二十四晶体管的漏极电性连接第二十一晶体管的源极，其栅极接收第三控制信号，其源极接收参考电压。第二十五晶体管的漏极电性连接第二十二晶体管的源极，其栅极接收第三控制信号，其源极接收参考电压。第二十六晶体管的漏极电性连接第二十一晶体管的栅极，其栅极接收第四控制信号，其源极电性连接第二十二晶体管的源极。第二十七晶体管的漏极电性连接第二十一晶体管的源极，其栅极接收第四控制信号，其源极接收参考电压。第二十八晶体管的漏极电性连接第二十二晶体管的源极，其栅极接收第四控制信号，其源极接收参考电压。第二十九晶体管的漏极电性连接第二十一晶体管的栅极，其栅极接收第η+4个第二移位寄存器输出的第一驱动信号，其源极接收参考电压。第三十晶体管的漏极电性连接第二十二晶体管的栅极，其栅极接收第η+4个第二移位寄存器输出的第二驱动信号，其源极接收参考电压。在本发明的一实施例中，第一控制单元、第二控制单元、第三控制单元及第四控制单元分别包括第三十一晶体管、第三十二晶体管、第三十三晶体管、第三十四晶体管。第三十一晶体管的栅极电性连接其漏极。第三十二晶体管的漏极电性连接第三十一晶体管的漏极，其栅极电性连接第三十一晶体管的源极，其源极对应的输出第一控制信号、第二控制信号、第三控制信号及第四控制信号的其中之一。第三十三晶体管的漏极电性连接第三十一晶体管的源极，其源极接收参考电压。第三十四晶体管的漏极电性连接第三十二晶体管的源极，其栅极电性连接第三十三晶体管的栅极，其源极接收参考电压。其中，第一控制单元及第三控制单元的第三十一晶体管的栅极接收第一锁存时钟信号。第二控制单元及第四控制单元的第三十一晶体管的栅极接收第二锁存时钟信号。第一控制单元的第三十三晶体管的栅极接收第二端点电压。第二控制单元的第三十三晶体管的栅极接收第一端点电压。第三控制单元及第四控制单元的第三十三晶体管的栅极接收第三端点电压。在本发明的一实施例中，这些第一像素及这些第二像素分别包括第三十五晶体管、三十六晶体管、三十七晶体管、第一存储电容、第一液晶电容、三十六晶体管、第二存储电容、第二液晶电容、第五电容及第六电容。第一存储电容电性连接于第三十五晶体管的源极与共同电压之间。第一液晶电容电性连接于第三十五晶体管的源极与共同电压之间。第五电容及第六电容电性串联于第三十五晶体管的源极与共同电压之间。第二存储电容电性连接于第三十六晶体管的源极与共同电压之间。第二液晶电容电性连接于第三十六晶体管的源极与共同电压之间。第三十七晶体管的漏极电性连接第三十六晶体管的源极，其源极电性连接第五电容与第六电容的连接处。其中，每一第一像素的第三十五晶体管的栅极及第三十六晶体管的栅极电性连接对应的第一扫描线，每一第一像素的第三十五晶体管的漏极及第三十六晶体管的漏极电性连接对应的第一数据线，每一第一像素的第三十七晶体管的栅极电性连接对应的第一驱动线。每一第二像素的第三十五晶体管的栅极及第三十六晶体管的栅极电性连接对应的第二扫描线，每一第二像素的第三十五晶体管的漏极及第三十六晶体管的漏极电性连接对应的第二数据线，每一第二像素的第三十七晶体管的栅极电性连接对应的第二驱动线。在本发明的一实施例中，第一扫描信号及第二扫描信号不重叠于对应的第一驱动信号及第二驱动信号。在本发明的一实施例中，在第一扫描信号与第二扫描信号先于对应的第一驱动信号及第二驱动信号输出，且第一扫描信号与第二扫描信号的输出时间点与对应的第一驱动信号及第二驱动信号的输出时间点相差这些时钟信号的一时钟周期。在本发明的一实施例中，第一锁存时钟信号为第二锁存时钟信号的反相信号。在本发明的一实施例中，这些时钟信号为循序输出。在本发明的一实施例中，每一时钟信号重叠于相邻的两时钟信号。在本发明的一实施例中，每一时钟信号分别与相邻的两时钟信号的重叠部分为相同，且每一时钟信号与相邻的两时钟信号的重叠部分的总和等于每一时钟信号的脉冲宽度。在本发明的一实施例中，这些第一数据线及这些第二数据线为交叉配置，且这些第一数据线及这些第二数据线垂直于这些第一驱动线及这些第二驱动线。在本发明的一实施例中，这些第一驱动线及这些第二驱动线平行于这些第一扫描线及这些第二扫描线，且这些第一驱动线、这些第二驱动线、这些第一扫描线及这些第二扫描线为交叉配置。基于上述，本发明实施例的显示面板及其栅极驱动电路，每一第一移位寄存器通过一第一扫描信号产生单元产生一第一扫描信号，通过一第二扫描信号产生单元产生一第二扫描信号，且共用第一控制单元及第二控制单元，藉此可避免第一扫描信号及第二扫描信号的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器占用的芯片面积。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图1为依据本发明一实施例的显示面板的电路示意图。图2为依据本发明一实施例的图1的第一像素与第二像素的电路示意图。图3为依据本发明一实施例的图1的时钟信号、扫描信号及驱动信号的波形示意图。
图4为依据本发明一实施例的图1的第一移位寄存器的电路示意图。图5为依据本发明一实施例的图1的第二移位寄存器的电路示意图。图6为依据本发明一实施例的图1的第一移位寄存器的电路示意图。图7为依据本发明一实施例的图1的第二移位寄存器的电路示意图。主要元件符号说明100 显示面板110:基板111 第一扫描线113:第二扫描线115:第一数据线117:第二数据线119:第一驱动线121 多个第二驱动线130:栅极驱动电路CA、CB、C1 C4 电容CLl 第一控制信号CL2 第二控制信号CL3 第三控制信号CL4:第四控制信号Clci、Clc2 液晶电容CLUl 第一控制单元CLU2 第二控制单元CLU3 第三控制单元CLU4:第四控制单元CP:时钟周期Csn、Cst2 存储电容DSR1 DS& 备用移位寄存器DRSG 驱动信号产生单元HCl HC6 时钟信号LCl 第一锁存时钟信号LC2 第二锁存时钟信号M1、M2、M3、M1，、M2，、M3，、T1 Τ34、TCl TC4 晶体管PA 第一像素PAX 像素阵列PB 第二像素PD:脉冲宽度QS_2、QA1、QB1、QAn_2、QBn_2、QSn_2、QAn、QBn、QSn 端点电压SCA1 SCAn 第一扫描信号SCB1 SCBn 第二扫描信号
SCSGl 第一扫描信号产生单元SCSG2 第二扫描信号产生单元SDA_6 SDA_” SDA1 SDAn 第一驱动信号SDB_6 SDBf SDB1 SDBn 第二驱动信号SRA1 SRAn 第一移位寄存器SRB1 SRBn 第二移位寄存器STV:启动信号Vcom:共同电压VSS:参考电压
具体实施例方式图1为依据本发明一实施例的显示面板的电路示意图。请参照图1，在本实施例中，显示面板100包括基板110、多个第一扫描线111、多个第二扫描线113、多个第一数据线 115、多个第二数据线117、多个第一驱动线119、多个第二驱动线121、像素阵列PAX及栅极驱动电路130。并且，显示面板100上更配置多条布线以传送启动信号STV、多个时钟信号 HCl HC6、第一锁存时钟信号LCl及第二锁存时钟信号LC2。在本实施例中，第一扫描线111、第二扫描线113、第一数据线115、第二数据线 117、第一驱动线119、第二驱动线121、像素阵列PAX及栅极驱动电路130皆配置于基板110 上。第一数据线115及第二数据线117为相互平行，并且沿水平方向由图示左侧向图示右侧交叉配置。第一扫描线111、第二扫描线113及第一驱动线119及第二驱动线121为相互平行，并且沿垂直方向由图示上侧向图示下侧交叉配置。如图1所示，第一数据线115及第二数据线117会垂直于第一扫描线111、第二扫描线113及第一驱动线119及第二驱动线 121。此外，在本实施例中，栅极驱动电路130为配置于像素阵列PAX的一侧，但在其他实施例中，栅极驱动电路130可配置于像素阵列PAX的两侧，以便于像素阵列PAX的两侧输入相同的扫描信号(如SCA1及SCB1)和/或驱动信号(如SDA1及SDB1)，藉此提高扫描信号(如SCA1及SCB1)及驱动信号(如SDA1及SDB1)的信号强度。像素阵列PAX具有多个第一像素PA及多个第二像素PB。依据第一扫描线111、第二扫描线113及第一驱动线119及第二驱动线121的配置方式，第一像素PA及第二像素PB 会分别配置于不同列，以便于每一第一像素PA电性连接对应的第一扫描线111及对应的第一驱动线119，以及每一第二像素PB电性连接对应的第二扫描线113及对应的第二驱动线 121。并且，每一第一像素PA会电性连接对应的第一数据线115，每一第二像素PB会电性连接对应的第二数据线117。栅极驱动电路130包括多个第一移位寄存器SRA1 SRAn及多个第二移位寄存器 SRB1 SRBn，其中η为大于等于3的正整数。第一移位寄存器SRA1 SRAn用以依序输出高电平的第一扫描信号SCA1 SCAn至对应的第一扫描线111，以及依序输出高电平的第二扫描信号SCB1 SCBn至对应的第二扫描线113。第二移位寄存器SRB1 SI n用以依序输出高电平的第一驱动信号SDA1 SDAn至对应的第一驱动线119，以及依序输出高电平的第二驱动信号SDB1 SDBn至对应的第二驱动线121。
在某些实施例中，假设每一第一移位寄存器SRA1 SRAn及每一第二移位寄存器 SRB1-SR^1设计为参照前几级(例如前2级)第二移位寄存器的内部电压或驱动信号而运作，则栅极驱动电路130可还包括至少2级备用移位寄存器(如DSIi1 DSR6)，以产生前 2级第一移位寄存器(如SRA1)和/或前2级第二移位寄存器(如SRB1)运作所参照的内部电压或驱动信号(如SDAfSDAfSDB^及SDB_2)。在本实施例中，假设栅极驱动电路130 还包括6级备用移位寄存器(如DSIi1 DSR6)，这些备用移位寄存器DSIi1 DS&用以分别产生第一驱动信号SDA_6 SDA_i及第二驱动信号SDB_6 SDBJ。如图1所示，每一第一移位寄存器SRA1 SRAn包括第一扫描信号产生单元SCSG1、 第二扫描信号产生单元SCSG2、第一控制单元CLUl及第二控制单元CLU2。第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2分别电性连接对应的第一扫描线111及对应的第二扫描线113，用以依据对应的信号(例如启动信号STV、时钟信号HCl HC6)同时输出高电平的第一扫描信号GnSCA1NSCAn)至对应的第一扫描线111及输出高电平的第二扫描信号(如SCB1 SCBn)至对应的第二扫描线113。第一控制单元CLUl及第二控制单元CLU2分别依据第一锁存时钟信号LCl及第二锁存时钟信号LC2产生第一控制信号CLl及第二控制信号CL2至第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2，以控制第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2输出低电平的第一扫描信号(如SCA1 SCAn)及第二扫描信号 (如SCB1 SCBn),其中输出低电平的第一扫描信号QnSCA1NSCAn)及第二扫描信号(如 SCB1 SCBn)的效果等同于停止输出第一扫描信号(如SCA1 SCAn)及第二扫描信号(如 SCB1 SCBn)的效果。依据上述，每一第一移位寄存器SRA1 SRAn通过第一扫描信号产生单元SCSGl产生第一扫描信号(如SCA1 SCAn)，通过第二扫描信号产生单元SCSG2产生第二扫描信号 (如SCB1 SCBn)，且共用第一控制单元CLUl及第二控制单元CLU2的第一控制信号CLl及第二控制信号CL2，藉此可避免第一扫描信号(如SCA1 SCAn)及第二扫描信号(如SCB1 SCBn)的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器SRA1 SRAn占用的芯片面积。每一第二移位寄存器SRB1 括驱动信号产生单元DRSG、第三控制单元 CLU3及第四控制单元CLU4。驱动信号产生单元DRSG电性连接对应的第一驱动线119及对应的第二驱动线121，用以依据对应的信号(例如启动信号STV、时钟信号HCl HC6)同时输出高电平的第一驱动信号(如SDA1 SDAn)至对应的第一驱动线119及输出高电平的第二驱动信号(如SDB1 SDBn)至对应的第二驱动线121。第三控制单元CLU3及第四控制单元CLU4分别依据第一锁存时钟信号LCl及第二锁存时钟信号LC2产生第三控制信号CL3 及第四控制信号CL4至驱动信号产生单元DRSG，以控制驱动信号产生单元DRSG输出低电平的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)，其中输出低电平的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)的效果等同于停止输出第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)的效果。图2为依据本发明一实施例的图1的第一像素与第二像素的电路示意图。请参照图1及图2，在本实施例中，第一像素PA包括晶体管Ml、M2、M3、存储电容Csn、Cst2、液晶电容 ClciXlc2及电容CA、CB。晶体管Ml及M2的栅极电性连接对应的第一扫描线111，晶体管Ml及M2的漏极电性连接对应的第一数据线115。存储电容Csn及液晶电容Q1电性连接于晶体管Ml的源极与共同电压Vcom之间，存储电容Cst2及液晶电容Q2电性连接于晶体管M2 的源极与共同电压Vcom之间。电容CA及CB电性串联于晶体管Ml的源极与共同电压Vcom 之间。晶体管M3的栅极电性连接第一驱动线119，晶体管M3的漏极电性连接晶体管M2的源极，晶体管M3的源极电性连接电容CA与CB的连接处。如图2所示，第二像素PB的结构大致相同于第一像素PA，其不同之处在于晶体管 M1，、M2，及M3，和相对应数据之间的连接关系。在像素PB中，晶体管Ml，及Μ2’的栅极电性连接对应的第二扫描线113，晶体管Ml’及M2’的漏极电性连接对应的第二数据线117， 晶体管M3的栅极电性连接第二驱动线121。依据上述，当第一扫描线111接收到对应的第一扫描信号(如SCA1)时，第一像素 PA的存储电容CST1、CST2及液晶电容Cm、(^2可接收第一数据线115所传递的像素电压(未绘示)；当第二扫描线113接收到对应的第二扫描信号(如SCB1)时，第二像素PB的存储电容CST1、Cst2及液晶电容Qa、Clc2可接收第二数据线117所传递的像素电压(未绘示)。藉此，第一像素PA及第二像素PB的存储电容CST1、Cst2及液晶电容Qa、Cm可同时充电，以增加第一像素PA及第二像素PB的充电时间。并且，当第一驱动线119接收到对应的第一驱动信号(如SDA1)及第二驱动线121 接收到对应的第二驱动信号(如SDB1)时，则第一像素PA及第二像素PB的存储电容Cst2及液晶电容Cm的电压受到电容CB的影响而降低，藉此控制第一像素PA及第二像素PB中对应存储电容Cst2及液晶电容Cm的显示区域的光学效果，以此降低偏光显示面板100的色偏现象。图3为依据本发明一实施例的图1的时钟信号、扫描信号及驱动信号的波形示意图。请参照图1及图3，在本实施例中，每一第一移位寄存器(如SRA1 SRAn)分别接收到对应的时钟信号(如HCl HC6)，且这些移位寄存器SRA1 SRAn分别对应时钟信号HCl HC6输出高电平的第一扫描信号(如SCA1 SCAn)及高电平的第二扫描信号(如SCB1 SCBn),因此以绘示为同一波形。并且，每一第二移位寄存器(如SRB1 SRBn)分别接收到对应的时钟信号(如HCl HC6)，且这些第二移位寄存器SRB1 SRBn分别对应时钟信号 HCl HC6输出高电平的第一驱动信号(如SDA1 SDAn)及高电平的第二驱动信号(如 SDB1 SDBn)，因此亦绘示为同一波形。启动信号STV用以依序开启第一移位寄存器SRA1 SRAn及依序开启第二移位寄存器SRB1 SI n。第一锁存时钟信号LCl及第二锁存时钟信号LC2则用以搭配第一移位寄存器SRA1 SRAn及第二移位寄存器SRB1 SRBn的内部电压来依序关闭第一移位寄存器 SRA1 SRAn及依序关闭第二移位寄存器SRB1 SI n。该启动信号STV、该第一锁存时钟信号和第二锁存时钟信号可由时序控制器或是电路板给予，端视实际上需求而定。请参照图3，在本实施例中，第一锁存时钟信号LCl为第二锁存时钟信号LC2设计为反相信号。时钟信号HCl HC6为循序形成脉冲，亦即高电平的时钟信号HCl HC6为循序输出。其中，每一时钟信号(如HCl HC6)重叠于相邻的两时钟信号，并且每一时钟信号(如HCl HC6)与相邻的两时钟信号的重叠部分为相同，以及每一时钟信号(如HCl HC6)与相邻的两时钟信号的重叠部分的总和等于时钟信号(如HCl HC6)的一个脉冲的脉冲宽度PD。据此，每一第一扫描信号(如SCA1 SCAn)会与前一第一扫描信号重叠，以增加第一像素PA的充电时间，并且每一第二扫描信号(如SCB1 SCBn)会与前一第二扫描信号重叠，以增加第二像素PB的充电时间。在本实施例中，第一驱动信号GBSDA1-SDAn)及第二驱动信号GBSDB1-SDBn) 为用以控制第一像素PA及第二像素PB的光学效果，其与用以开启第一像素PA及第二像素 PB的第一扫描信号(如SCA1 SCAn)及第二扫描信号(如SCB1 SCBn)不同。因此，每一第一扫描信号(如SCA1 SCAn)及第二扫描信号SCB1 SCBn)不重叠于对应的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)。例如，第一扫描信号SCA1及第二扫描信号SCB1不重叠于第一驱动信号SDA1及第二驱动信号SDB1。一般而言，在第一像素PA及第二像素PB写入对应的像素电压后，才会控制第一像素PA及第二像素PB的光学效果。因此，第一扫描信号(如SCA1 SCAn)与第二扫描信号 (如SCB1 SCBn)先于对应的第一驱动信号(如SDA1 SDAn)及第二驱动信号(如SDB1 SDBn)形成脉冲，亦即高电平的第一扫描信号(如SCA1 SCAn)与高电平的第二扫描信号 (如SCB1 SCBn)先于对应的高电平的第一驱动信号(如SDA1 SDAn)及高电平的第二驱动信号(如SDB1 SDBn)输出。并且，高电平的第一扫描信号(如SCA1 SCAn)与高电平的第二扫描信号(如SCBi SCBn)的输出时间点与对应的高电平的第一驱动信号(如SDAi SDAn)及高电平的第二驱动信号(如SDB1 SDBn)的输出时间点相差一时钟周期CP。图4为依据本发明一实施例的图1的第一移位寄存器SRA3 SRAn的电路示意图。 请参照图1及图4，在本实施例中，是以第一移位寄存器SRAn为例。第一扫描信号产生单元 SCSGl包括晶体管Tl T8及电容Cl。晶体管Tl的漏极接收时钟信号HC5，晶体管Tl的栅极接收第一移位寄存器SRAn_2的端点电压QAn_2。晶体管T2的漏极电性接收第一移位寄存器SRAn_2输出的第一扫描信号SCAn_2，晶体管T2的栅极电性连接晶体管Tl的源极，晶体管 T2的源极输出端点电压QAn。晶体管T3的漏极接收时钟信号HC1，晶体管T3的栅极电性连接晶体管T2的源极，晶体管T3的源极输出第一扫描信号SCAn。电容Cl电性连接于晶体管T3的栅极与源极之间。晶体管T4的漏极电性连接晶体管T3的栅极，晶体管T4的栅极接收第一控制信号CL1，晶体管T4的源极电性连接T3晶体管的源极以接收第一扫描信号SCAn。晶体管T5的漏极电性连接晶体管的T3源极，晶体管T5的栅极接收第一控制信号CLl，晶体管T5的源极接收参考电压VSS，其中参考电压VSS 可以为栅极低电压。晶体管T6的漏极电性连接晶体管T3的栅极，晶体管T6的栅极接收第二控制信号CL2，晶体管T6的源极电性连接晶体管T3的源极以接收第一扫描信号SCAn。晶体管T7的漏极电性连接晶体管T3的源极，晶体管T7的栅极接收第二控制信号 CL2，晶体管T7的源极接收参考电压VSS。晶体管T8的漏极电性连接晶体管T3的栅极，晶体管T8的栅极接收第二移位寄存器SRBn_2输出的第一驱动信号SDAn_2，晶体管T8的源极接收参考电压VSS。第二扫描信号产生单元SCSG2包括晶体管T9 T16。晶体管T9的漏极接收时钟信号HC5，晶体管T9的栅极接收第一移位寄存器SRAn_2的端点电压QBn_2。晶体管TlO的漏极电性接收第一移位寄存器SRAn_2输出的第二扫描信号SCBn_2，晶体管TlO的栅极电性连接晶体管T9的源极，晶体管TlO的源极输出端点电压( n。晶体管Tll的漏极接收时钟信号 HCl,晶体管Tll的栅极电性连接晶体管TlO的源极，晶体管Tll的源极输出第二扫描信号 SCB11O
电容C2电性连接于晶体管Tll的栅极与源极之间。晶体管T12的漏极电性连接晶体管Tll的栅极，晶体管T12的栅极接收第一控制信号CL1，晶体管T12的源极电性连接晶体管Tll的源极以接收第二扫描信号S(Bn。晶体管T13的漏极电性连接晶体管Tll的源极，晶体管T13的栅极接收第一控制信号CL1，晶体管T13的源极接收参考电压VSS。晶体管T14的漏极电性连接晶体管Tll的栅极，晶体管T14的栅极接收第二控制信号CL2，晶体管T14的源极电性连接晶体管Tll的源极以接收第二扫描信号S(Bn。晶体管T15的漏极电性连接晶体管Tll的源极，晶体管T15的栅极接收第二控制信号CL2，晶体管T15的源极接收参考电压VSS。晶体管T16的漏极电性连接晶体管Tll的栅极，晶体管T16的栅极接收第二移位寄存器SRBn_2输出的第二驱动信号SDBn_2，晶体管T16 的源极接收参考电压VSS。第一控制单元CLUl包括晶体管T17 T20。晶体管T17的栅极电性连接其漏极且接收第一锁存时钟信号LC1。晶体管T18的漏极电性连接晶体管T17的漏极，晶体管T18 的栅极电性连接晶体管T17的源极，晶体管T18的源极输出第一控制信号CL1。晶体管T19 的漏极电性连接晶体管T17的源极，晶体管T19的栅极接收第二扫描信号产生单元SCSG2 的端点电压QBn，晶体管T19的源极接收参考电压VSS。晶体管T20的漏极电性连接晶体管 T18的源极，晶体管T20的栅极电性连接晶体管T19的栅极，晶体管T20的源极接收参考电压 VSS。第二控制单元CLU2的电路结构大致与第一控制单元CLUl相同。其不同之处在于， 第二控制单元CLU2的晶体管T17的栅极为接收第二锁存时钟信号LC2，第二控制单元CLU2 的晶体管T19的栅极接收第一扫描信号产生单元SCSGl的端点电压QAn。由于高电平的时钟信号HCl HC6及高电平的第一扫描信号(如SCA1 SCAn)与高电平的第二扫描信号(如SCB1 SCBn)设计为与前一信号为高电平的部分重叠，因此第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2会参照前二级的第一移位寄存器(如SRA1 SRBn)的端点电压QA、QB及输出的第一扫描信号(如SCA1 SCAn)与第二扫描信号(如SCB1 SCBn)，以使第一扫描信号产生单元SCSGl及第二扫描信号产生单元SCSG2可在准备就绪的情况下产生第一扫描信号(如SCA1 SCAn)与第二扫描信号(如 SCB1 SCBn)。依据上述，图4所示本实施例为适用于第一移位寄存器SRA3 SRAn。请参照图3及图4，在此以第一移位寄存器SRA3的第一扫描信号产生单元SCSGl为例。晶体管Tl的漏极接收时钟信号HC1，晶体管Tl的栅极接收端点电压QA1,晶体管T2的漏极接收第一扫描信号SCA1,晶体管T3的漏极接收时钟信号HC3。当第一移位寄存器SRA1 为开启时，晶体管Tl会导通。接着，当第一移位寄存器SRA1接收到高电平的时钟信号HCl 时，晶体管T2会导通，而第一移位寄存器SRA1输出的高电平的第一扫描信号SCA1会对电容 Cl充电，以致于端点电压QA3会增加。在端点电压QA3大于一临界电压时，晶体管T3会导通，第一控制单元CLUl及第二控制单元CLU2的晶体管T19及T20会导通。此时，第一控制单元CLUl及第二控制单元CLU2 分别产生低电平的第一控制信号CLl及第二控制信号CL2，因此晶体管T4、T5、T6及Τ7会不导通。当晶体管Τ3的漏极接收到高电平的时钟信号HC3时，晶体管Τ3的漏极会输出高电平的第一扫描信号SCA3。接着，在晶体管T8的栅极接收到高电平的第一驱动信号SDA1时， 晶体管T8会导通，而将端点电压QA3拉低至参考电压VSS (视同低电平)。当端点电压QA3为低电平时，晶体管T3会不导通，第一控制单元CLUl及第二控制单元CLU2的晶体管T19 及T20会不导通。在本实施例中，当第一锁存时钟信号LCl为高电平时，第一控制单元CLUl的晶体管T17及T18会导通而输出高电平的第一控制信号CL1。当第二锁存时钟信号LC2为高电平时，第二控制单元CLU2的晶体管T17及T18会导通而输出高电平的第二控制信号CL2。 在第一控制单元CLUl输出高电平的第一控制信号CLl时，晶体管T4及T5会拉低端点电压 QA3,并且对电容Cl进行放电。在第二控制单元CLU2输出高电平的第二控制信号CL2时，晶体管T6及T7会拉低端点电压QA3,并且对电容Cl进行放电。依据上述，可确保晶体管T3不会因耦合电压而导通，以使第一扫描信号产生单元SCSGl输出低电平的第一扫描信号SCA3。第一扫描信号产生单元SCSGl与第二扫描信号产生单元SCSG2其不同之处在于， 晶体管T9的栅极为接收端点电压QB1,晶体管TlO的漏极接收第二扫描信号SCB115由于， 高电平的第一扫描信号SCA1与高电平的第二扫描信号SCB1为同时输出，因此端点电压QA1 及QB1的状态会相同。依据上述，在第一扫描信号产生单元SCSGl的电路结构相似于第二扫描信号产生单元SCSG2的情况下，第二扫描信号产生单元SCSG2的运作方式会相似于第一扫描信号产生单元SCSGl。相较于第一扫描信号产生单元SCSGl，第二扫描信号产生单元 SCSG2简省了第一控制单元CLUl和第二控制单元CLU2，于是电路结构上较为精简，进而减少电路面积。图5为依据本发明一实施例的图1的第二移位寄存器SRB1 SRBn的电路示意图。 请参照图1及图5，在本实施例中，是以第二移位寄存器SI n为例，并且备用移位寄存器 DSR3 DS&的电路结构会相似于第二移位寄存器SRB1 SRBn的电路结构。驱动信号产生单元DRSG包括晶体管T21 T34及电容C3、C4。晶体管T21的漏极接收时钟信号HC5，晶体管T21的栅极接收第二移位寄存器SRBn_2的端点电压QSn_2。晶体管T22的漏极电性接收第二移位寄存器SRBn_2输出的第一驱动信号SDAn_2，晶体管T22的栅极电性连接晶体管T21 的源极，晶体管T22的源极输出端点电压Q&。晶体管T23的漏极接收时钟信号HC5，晶体管T23的栅极接收第二移位寄存器 SRBn_2的端点电压QSn_2。晶体管T24的漏极电性接收第二移位寄存器SRBn_2输出的第二驱动信号SDBn_2，晶体管TM的栅极电性连接晶体管T23的源极，晶体管TM的源极电性连接晶体管T22的源极。晶体管T25的漏极接收时钟信号HC1，晶体管T25的栅极电性连接晶体管T22的源极，晶体管T25的源极输出第一驱动信号SDAn。晶体管T26的漏极接收时钟信号HC1，晶体管T26的栅极电性连接晶体管T25的栅极，晶体管T26的源极输出第二驱动信号 SDBn。电容C3及C4电性连接于晶体管T25的栅极与源极之间。晶体管T27的漏极电性连接晶体管T25的栅极，晶体管T27的栅极接收第三控制信号CL3，晶体管T27的源极电性连接晶体管T25的源极以接收第一驱动信号SDAn。晶体管T28的漏极电性连接晶体管T25 的源极，晶体管D8的栅极接收第三控制信号CL3，晶体管D8的源极接收参考电压VSS。晶体管T29的漏极电性连接晶体管T26的源极，晶体管T29的栅极接收第三控制信号CL3，晶体管T29的源极接收参考电压VSS。晶体管T30的漏极电性连接晶体管T25的栅极，晶体管T30的栅极接收第四控制信号CL4，晶体管T30的源极电性连接晶体管D6的源极以接收第二驱动信号SDBn。晶体管T31的漏极电性连接晶体管T25的源极，晶体管T31的栅极接收第四控制信号CL4，晶体管 T31的源极接收参考电压VSS。晶体管T32的漏极电性连接晶体管T26的源极，晶体管T32 的栅极接收第四控制信号CL4，晶体管T32的源极接收参考电压VSS。晶体管T33的漏极电性连接晶体管T25的栅极，晶体管T33的栅极接收第二移位寄存器SRBn+4输出的第一驱动信号SDAn+4，晶体管T33的源极接收参考电压VSS。晶体管T34 的漏极电性连接晶体管T26的栅极，晶体管T34的栅极接收第二移位寄存器SRBn+4输出的第二驱动信号SDBn+4，晶体管T34的源极接收参考电压VSS。请参照图4及图5，第三控制单元CLU3的电路结构大致与第一控制单元CLUl相同。其不同之处在于，第三控制单元CLU3的晶体管T19的栅极接收驱动信号产生单元DRSG 的端点电压QAn。第四控制单元CLU4的电路结构大致与第二控制单元CLU2相同。其不同之处在于，第四控制单元CLU4的晶体管T19的栅极接收驱动信号产生单元DRSG的端点电压 QAn。请参照图3及图5，在此以第二移位寄存器SRA1的驱动信号产生单元DRSG为例。 晶体管T21及T23的漏极接收时钟信号HC5，晶体管T21及T23的栅极接收端点电压QS_2， 晶体管T22的漏极接收第一驱动信号SDA_2，晶体管T23的漏极接收第二驱动信号SDB_2，晶体管T25及T26的漏极接收时钟信号HCl。当第一移位寄存器SRA1为开启时，晶体管Tl会导通。接着，当备用移位寄存器DSR1接收到高电平的时钟信号HC5时，晶体管T21及T23会导通，而备用移位寄存器DSR4输出的高电平的第一驱动信号SDA_2及高电平的第二驱动信号SDB_2会对电容C3及C4充电，以致于端点电压QS1会增加。在端点电压QS1大于临界电压时，晶体管T25及1^6会导通，第三控制单元CLU3及第四控制单元CLU4的晶体管T19及T20会导通。此时，第三控制单元CLU3及第四控制单元CLU4分别产生低电平的第三控制信号CL3及第四控制信号CL4，因此晶体管T27、T28、 T29、T30、T31及Τ32会不导通。当晶体管Τ25及Τ26的漏极接收到高电平的时钟信号HCl 时，晶体管Τ25的漏极会输出高电平的第一驱动信号SDA1,晶体管D6的漏极会输出高电平的第二驱动信号SDBp接着，在晶体管T33的栅极接收到高电平的第一驱动信号SDA5和/ 或晶体管T34的栅极接收到高电平的第二驱动信号SD&时，晶体管T33及T34至少其一会导通，而将端点电压QS1拉低至参考电压VSS。此时，晶体管T25及D6会不导通，第三控制单元CLU3及第四控制单元CLU4的晶体管T19及T20会不导通。当第一锁存时钟信号LCl为高电平时，第三控制单元CLU3的晶体管T17及T18会导通而输出高电平的第三控制信号CL3。当第二锁存时钟信号LC2为高电平时，第四控制单元CLU4的晶体管T17及T18会导通而输出高电平的第四控制信号CL4。在第三控制单元 CLU3输出高电平的第三控制信号CL3时，晶体管T27、D8及D9会拉低端点电压QS1,并且对电容C3及C4进行放电。在第四控制单元CLU4输出高电平的第四控制信号CL4时，晶体管T30、T31及T22会拉低端点电压QS1，并且对电容C3及C4进行放电。依据上述，可确保晶体管T25及D6不会因耦合电压而导通，以使驱动信号产生单元DRSG输出低电平的第一驱动信号SDA1及第二驱动信号SDB1。图6为依据本发明一实施例的图1的第一移位寄存器SRAp SRA2的电路示意图。 请参照图1、图4及图5，由于第一移位寄存器SRAp SRA2无前级第一移位寄存器可参照，因此电路结构会不同于第一移位寄存器SRA3 SRAn。在本实施例中，是以第一移位寄存器SRA1
20为例。第一移位寄存器SRA1与SRAn不同之处在于以晶体管TCl取代晶体管Tl及T2，以晶体管TC2取代晶体管T9及T10。并且，晶体管TCl及TC2的栅极接收启动信号STV,而晶体管TCl的漏极电性连接其栅极，晶体管TC2的漏极电性连接其栅极。依据上述，当晶体管 TCl的栅极接收至高电平的启动信号STV时，则晶体管TCl会导通，并且高电平的启动信号 STV会对电容Cl充电；当晶体管TC2的栅极接收至高电平的启动信号STV时，则晶体管TC2 会导通，并且高电平的启动信号STV会对电容C2充电。图7为依据本发明一实施例的图1的备用移位寄存器的电路示意图。请参照图1、 图4及图5，由于备用移位寄存器DSR1及DS&无前级移位寄存器可参照，因此电路结构会不同于第二移位寄存器SRB1 SRBn及备用移位寄存器DSIi3 DS&。在本实施例中，是以备用移位寄存器DSR1为例。备用移位寄存器DSR1与SI n不同之处在于以晶体管TC3取代晶体管T21及T22，以晶体管TC4取代晶体管T23及T24。并且，晶体管TC3及TC4的栅极接收启动信号STV,而晶体管TC3的漏极电性连接其栅极，晶体管TC4的漏极电性连接其栅极。 依据上述，当晶体管TC3的栅极接收至高电平的启动信号STV时，则晶体管TC3会导通，并且高电平的启动信号STV会对电容C3及T4充电；当晶体管TC4的栅极接收至高电平的启动信号STV时，则晶体管TC4会导通，并且高电平的启动信号STV会对电容C3及T4充电。此外，本发明实施例的显示面板100可搭配时序控制器、源极驱动器及背光模块而构成显示器。综上所述，本发明显示面板及其栅极驱动电路，每一第一移位寄存器通过一第一扫描信号产生单元产生一第一扫描信号，通过一第二扫描信号产生单元产生一第二扫描信号，且共用第一控制单元及第二控制单元，藉此可避免第一扫描信号及第二扫描信号的信号强度因共用电路结构而减弱，以及缩小每一第一移位寄存器占用的芯片面积。并且，可在像素阵列PAX的两侧配置相同的栅极驱动电路，增强扫描信号及驱动信号的信号强度。此外，第一像素及第二像素分别依据对应的第一驱动信号及对应的第二驱动信号控制其显示区域的光学效果，以此降低偏光显示面板的色偏现象。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书所界定者为准。
权利要求
1.一种栅极驱动电路，配置于一基板，适于驱动具有多个第一像素及多个第二像素的一像素阵列，这些第一像素分别电性连接多个第一扫描线的其中之一、多个第一数据线的其中之一及多个第一驱动线的其中之一，这些第二像素分别电性连接多个第二扫描线的其中之一、多个第二数据线的其中之一及多个第二驱动线的其中之一，该栅极驱动电路包括多个第一移位寄存器，每一这些第一移位寄存器包括一第一扫描信号产生单元及一第二扫描信号产生单元，分别电性连接对应的第一扫描线及对应的第二扫描线，用以依据多个时钟信号同时输出一第一扫描信号至对应的第一扫描线及输出一第二扫描信号至对应的第二扫描线；以及一第一控制单元及一第二控制单元，分别依据一第一锁存时钟信号及一第二锁存时钟信号产生一第一控制信号及一第二控制信号至该第一扫描信号产生单元及该第二扫描信号产生单元，以控制该第一扫描信号产生单元及该第二扫描信号产生单元停止输出该第一扫描信号及该第二扫描信号；以及多个第二移位寄存器，每一这些第二移位寄存器包括一驱动信号产生单元，电性连接对应的第一驱动线及对应的第二驱动线，用以依据这些时钟信号同时输出一第一驱动信号至对应的第一驱动线及输出一第二驱动信号至对应的第二驱动线；以及一第三控制单元及一第四控制单元，分别依据该第一锁存时钟信号及该第二锁存时钟信号产生一第三控制信号及一第四控制信号至该驱动信号产生单元，以控制该驱动信号产生单元停止输出该第一驱动信号及该第二驱动信号。
2.如权利要求1所述的栅极驱动电路，其中第η个第一移位寄存器的第一扫描信号产生单元包括一第一晶体管，其漏极接收这些时钟信号中的一第一时钟信号，其栅极接收第η-2个第一移位寄存器的一第一端点电压；一第二晶体管，其漏极电性接收第η-2个第一移位寄存器输出的第一扫描信号，其栅极电性连接该第一晶体管的源极，其源极输出该第一端点电压；一第三晶体管，其漏极接收这些时钟信号中的一第二时钟信号，其栅极电性连接该第二晶体管的源极，其源极输出对应的第一扫描信号；一第一电容，电性连接于该第三晶体管的栅极与源极之间；一第四晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第三晶体管的源极；一第五晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第一控制信号，其源极接收一参考电压；一第六晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第三晶体管的源极；一第七晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；一第八晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压；其中，η为大于等于1的正整数。
3.如权利要求2所述的栅极驱动电路，其中第η个第一移位寄存器的第二扫描信号产生单元包括一第九晶体管，其漏极接收该第一时钟信号，其栅极接收第η-2个第一移位寄存器的第二端点电压；一第十晶体管，其漏极电性接收第η-2个第一移位寄存器输出的第二扫描信号，其栅极电性连接该第九晶体管的源极，其源极输出该第二端点电压；一第十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十晶体管的源极， 其源极输出对应的第二扫描信号；一第二电容，电性连接于该第十一晶体管的栅极与源极之间； 一第十二晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第十一晶体管的源极；一第十三晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第一控制信号，其源极接收该参考电压；一第十四晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第十一晶体管的源极；一第十五晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；以及一第十六晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收第η-2个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
4.如权利要求3所述的栅极驱动电路，其中第η个第二移位寄存器的驱动信号产生单元包括一第十七晶体管，其漏极接收该第一时钟信号，其栅极接收第η-2个第二移位寄存器的一第三端点电压；一第十八晶体管，其漏极电性接收第η-2个第二移位寄存器输出的第一驱动信号，其栅极电性连接该第十七晶体管的源极，其源极输出该第三端点电压；一第十九晶体管，其漏极接收该第一时钟信号，其栅极接收第η-2个第一移位寄存器的第三端点电压；一第二十晶体管，其漏极电性接收第η-2个第二移位寄存器输出的第二驱动信号，其栅极电性连接该第十九晶体管的源极，其源极电性连接该第十八晶体管的源极；一第二十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十八晶体管的源极，其源极输出对应的第一驱动信号；一第二十二晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第二十一晶体管的栅极，其源极输出对应的第二驱动信号；一第三电容，电性连接于该第二十一晶体管的栅极与源极之间； 一第四电容，电性连接于该第二十二晶体管的栅极与源极之间； 一第二十三晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第三控制信号，其源极电性连接该第二十一晶体管的源极；一第二十四晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十五晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十六晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第四控制信号，其源极电性连接该第二十二晶体管的源极；一第二十七晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十八晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十九晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压；以及一第三十晶体管，其漏极电性连接该第二十二晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
5.如权利要求4所述的栅极驱动电路，其中该第一控制单元、该第二控制单元、该第三控制单元及该第四控制单元分别包括一第三十一晶体管，其栅极电性连接其漏极；一第三十二晶体管，其漏极电性连接该第三十一晶体管的漏极，其栅极电性连接该第三十一晶体管的源极，其源极对应的输出该第一控制信号、该第二控制信号、该第三控制信号及该第四控制信号的其中之一；一第三十三晶体管，其漏极电性连接该第三十一晶体管的源极，其源极接收该参考电压；以及一第三十四晶体管，其漏极电性连接该第三十二晶体管的源极，其栅极电性连接该第三十三晶体管的栅极，其源极接收该参考电压；其中，该第一控制单元及该第三控制单元的第三十一晶体管的栅极接收该第一锁存时钟信号，该第二控制单元及该第四控制单元的第三十一晶体管的栅极接收该第二锁存时钟信号，该第一控制单元的第三十三晶体管的栅极接收该第二端点电压，该第二控制单元的第三十三晶体管的栅极接收该第一端点电压，该第三控制单元及该第四控制单元的第三十三晶体管的栅极接收该第三端点电压。
6.如权利要求1所述的栅极驱动电路，其中该第一扫描信号及该第二扫描信号不重叠于对应的该第一驱动信号及该第二驱动信号。
7.如权利要求6所述的栅极驱动电路，其中该第一扫描信号与该第二扫描信号先于对应的该第一驱动信号及该第二驱动信号输出，且该第一扫描信号与该第二扫描信号的输出时间点与对应的该第一驱动信号及该第二驱动信号的输出时间点相差这些时钟信号的一时钟周期。
8.如权利要求1所述的栅极驱动电路，其中该第一锁存时钟信号为该第二锁存时钟信号的反相信号。
9.如权利要求1所述的栅极驱动电路，其中这些时钟信号为循序输出。
10.如权利要求9所述的栅极驱动电路，其中每一这些时钟信号重叠于相邻的两时钟信号。
11.如权利要求10所述的栅极驱动电路，其中每一这些时钟信号分别与相邻的两时钟信号的重叠部分为相同，且每一这些时钟信号与相邻的两时钟信号的重叠部分的总和等于每一这些时钟信号的一脉冲宽度。
12.—种显示面板，包括 一基板；多个第一扫描线及多个第二扫描线，配置于该基板上； 多个第一数据线及多个第二数据线，配置于该基板上； 多个第一驱动线及多个第二驱动线，配置于该基板上；一像素阵列，配置于该基板上，具有多个第一像素及多个第二像素，这些第一像素分别电性连接这些第一扫描线的其中之一、这些第一数据线的其中之一及这些第一驱动线的其中之一，这些第二像素分别电性连接这些第二扫描线的其中之一、这些第二数据线的其中之一及这些第二驱动线的其中之一；以及一栅极驱动电路，配置于该基板上，包括 多个第一移位寄存器，每一这些第一移位寄存器包括一第一扫描信号产生单元及一第二扫描信号产生单元，分别电性连接对应的第一扫描线及对应的第二扫描线，用以依据多个时钟信号同时输出一第一扫描信号至对应的第一扫描线及输出一第二扫描信号至对应的第二扫描线；以及一第一控制单元及一第二控制单元，分别依据一第一锁存时钟信号及一第二锁存时钟信号产生一第一控制信号及一第二控制信号至该第一扫描信号产生单元及该第二扫描信号产生单元，以控制该第一扫描信号产生单元及该第二扫描信号产生单元停止输出该第一扫描信号及该第二扫描信号；以及多个第二移位寄存器，每一这些第二移位寄存器包括一驱动信号产生单元，电性连接对应的第一驱动线及对应的第二驱动线，用以依据这些时钟信号同时输出一第一驱动信号至对应的第一驱动线及输出一第二驱动信号至对应的第二驱动线；以及一第三控制单元及一第四控制单元，分别依据该第一锁存时钟信号及该第二锁存时钟信号产生一第三控制信号及一第四控制信号至该驱动信号产生单元，以控制该驱动信号产生单元停止输出该第一驱动信号及该第二驱动信号。
13.如权利要求12所述的显示面板，其中第η个第一移位寄存器的第一扫描信号产生单元包括一第一晶体管，其漏极接收这些时钟信号中的一第一时钟信号，其栅极接收第η-2个第一移位寄存器的一第一端点电压；一第二晶体管，其漏极电性接收第η-2个第一移位寄存器输出的第一扫描信号，其栅极电性连接该第一晶体管的源极，其源极输出该第一端点电压；一第三晶体管，其漏极接收这些时钟信号中的一第二时钟信号，其栅极电性连接该第二晶体管的源极，其源极输出对应的第一扫描信号；一第一电容，电性连接于该第三晶体管的栅极与源极之间；一第四晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第三晶体管的源极；一第五晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第一控制信号，其源极接收一参考电压；一第六晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第三晶体管的源极；一第七晶体管，其漏极电性连接该第三晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；一第八晶体管，其漏极电性连接该第三晶体管的栅极，其栅极接收第n-2个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压； 其中，η为大于等于1的正整数。
14.如权利要求13所述的显示面板，其中第η个第一移位寄存器的第二扫描信号产生单元包括一第九晶体管，其漏极接收该第一时钟信号，其栅极接收第n-2个第一移位寄存器的第二端点电压；一第十晶体管，其漏极电性接收第n-2个第一移位寄存器输出的第二扫描信号，其栅极电性连接该第九晶体管的源极，其源极输出该第二端点电压；一第十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十晶体管的源极， 其源极输出对应的第二扫描信号；一第二电容，电性连接于该第十一晶体管的栅极与源极之间； 一第十二晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第一控制信号，其源极电性连接该第十一晶体管的源极；一第十三晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第一控制信号，其源极接收该参考电压；一第十四晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收该第二控制信号，其源极电性连接该第十一晶体管的源极；一第十五晶体管，其漏极电性连接该第十一晶体管的源极，其栅极接收该第二控制信号，其源极接收该参考电压；以及一第十六晶体管，其漏极电性连接该第十一晶体管的栅极，其栅极接收第n-2个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
15.如权利要求14所述的显示面板，其中第η个第二移位寄存器的驱动信号产生单元包括一第十七晶体管，其漏极接收该第一时钟信号，其栅极接收第n-2个第二移位寄存器的一第三端点电压；一第十八晶体管，其漏极电性接收第n-2个第二移位寄存器输出的第一驱动信号，其栅极电性连接该第十七晶体管的源极，其源极输出该第三端点电压；一第十九晶体管，其漏极接收该第一时钟信号，其栅极接收第n-2个第一移位寄存器的第三端点电压；一第二十晶体管，其漏极电性接收第n-2个第二移位寄存器输出的第二驱动信号，其栅极电性连接该第十九晶体管的源极，其源极电性连接该第十八晶体管的源极；一第二十一晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第十八晶体管的源极，其源极输出对应的第一驱动信号；一第二十二晶体管，其漏极接收该第二时钟信号，其栅极电性连接该第二十一晶体管的栅极，其源极输出对应的第二驱动信号；一第三电容，电性连接于该第二十一晶体管的栅极与源极之间； 一第四电容，电性连接于该第二十二晶体管的栅极与源极之间； 一第二十三晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第三控制信号，其源极电性连接该第二十一晶体管的源极；一第二十四晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十五晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第三控制信号，其源极接收该参考电压；一第二十六晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收该第四控制信号，其源极电性连接该第二十二晶体管的源极；一第二十七晶体管，其漏极电性连接该第二十一晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十八晶体管，其漏极电性连接该第二十二晶体管的源极，其栅极接收该第四控制信号，其源极接收该参考电压；一第二十九晶体管，其漏极电性连接该第二十一晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第一驱动信号，其源极接收该参考电压；以及一第三十晶体管，其漏极电性连接该第二十二晶体管的栅极，其栅极接收第n+4个第二移位寄存器输出的第二驱动信号，其源极接收该参考电压。
16.如权利要求15所述的显示面板，其中该第一控制单元、该第二控制单元、该第三控制单元及该第四控制单元分别包括一第三十一晶体管，其栅极电性连接其漏极；一第三十二晶体管，其漏极电性连接该第三十一晶体管的漏极，其栅极电性连接该第三十一晶体管的源极，其源极对应的输出该第一控制信号、该第二控制信号、该第三控制信号及该第四控制信号的其中之一；一第三十三晶体管，其漏极电性连接该第三十一晶体管的源极，其源极接收该参考电压；以及一第三十四晶体管，其漏极电性连接该第三十二晶体管的源极，其栅极电性连接该第三十三晶体管的栅极，其源极接收该参考电压；其中，该第一控制单元及该第三控制单元的第三十一晶体管的栅极接收该第一锁存时钟信号，该第二控制单元及该第四控制单元的第三十一晶体管的栅极接收该第二锁存时钟信号，该第一控制单元的第三十三晶体管的栅极接收该第二端点电压，该第二控制单元的第三十三晶体管的栅极接收该第一端点电压，该第三控制单元及该第四控制单元的第三十三晶体管的栅极接收该第三端点电压。
17.如权利要求12所述的显示面板，其中这些第一像素及这些第二像素分别包括 一第三十五晶体管；一第一存储电容，电性连接于该第三十五晶体管的源极与一共同电压之间；一第一液晶电容，电性连接于该第三十五晶体管的源极与该共同电压之间；一第五电容及一第六电容，电性串联于该第三十五晶体管的源极与该共同电压之间；一第三十六晶体管；一第二存储电容，电性连接于该第三十六晶体管的源极与该共同电压之间；一第二液晶电容，电性连接于该第三十六晶体管的源极与该共同电压之间；以及一第三十七晶体管，其漏极电性连接该第三十六晶体管的源极，其源极电性连接该第五电容与该第六电容的连接处；其中，每一这些第一像素的第三十五晶体管的栅极及该第三十六晶体管的栅极电性连接对应的第一扫描线，每一这些第一像素的第三十五晶体管的漏极及该第三十六晶体管的漏极电性连接对应的第一数据线，每一这些第一像素的该第三十七晶体管的栅极电性连接对应的第一驱动线，每一这些第二像素的该第三十五晶体管的栅极及该第三十六晶体管的栅极电性连接对应的第二扫描线，每一这些第二像素的该第三十五晶体管的漏极及该第三十六晶体管的漏极电性连接对应的第二数据线，每一这些第二像素的该第三十七晶体管的栅极电性连接对应的第二驱动线。
18.如权利要求12所述的显示面板，其中该第一扫描信号及该第二扫描信号不重叠于对应的该第一驱动信号及该第二驱动信号。
19.如权利要求18所述的显示面板，其中在该第一扫描信号与该第二扫描信号先于对应的该第一驱动信号及该第二驱动信号输出，且该第一扫描信号与该第二扫描信号的输出时间点与对应的该第一驱动信号及该第二驱动信号的输出时间点相差这些时钟信号的一时钟周期。
20.如权利要求12所述的显示面板，其中该第一锁存时钟信号为该第二锁存时钟信号的反相信号。
21.如权利要求12所述的显示面板，其中这些时钟信号为循序输出。
22.如权利要求21所述的显示面板，其中每一这些时钟信号重叠于相邻的两时钟信号。
23.如权利要求22所述的显示面板，其中每一这些时钟信号分别与相邻的两时钟信号的重叠部分为相同，且每一这些时钟信号与相邻的两时钟信号的重叠部分的总和等于每一这些时钟信号的一脉冲宽度。
24.如权利要求12所述的显示面板，其中这些第一数据线及这些第二数据线为交叉配置，且这些第一数据线及这些第二数据线垂直于这些第一驱动线及这些第二驱动线。
25.如权利要求M所述的显示面板，其中这些第一驱动线及这些第二驱动线平行于这些第一扫描线及这些第二扫描线，且这些第一驱动线、这些第二驱动线、这些第一扫描线及这些第二扫描线为交叉配置。
全文摘要
一种显示面板及其栅极驱动电路。栅极驱动电路包括多个移位寄存器。每一移位寄存器包括第一扫描信号产生单元以产生一第一扫描信号、第二扫描信号产生单元以产生一第二扫描信号、第一控制单元用以产生第一控制信号及第二控制单元用以产生第二控制信号，其中第一控制信号及第二控制信号为第一扫描信号产生单元及第二扫描信号产生单元所共用。藉此，可避免第一扫描信号及第二扫描信号的信号强度因共用电路而减弱，以及缩小每一移位寄存器占用的芯片面积。
文档编号G09G3/36GK102402964SQ201110424979
公开日2012年4月4日 申请日期2011年12月16日 优先权日2011年10月21日
发明者刘俊欣, 张竣桓, 林坤岳, 林雅婷 申请人:友达光电股份有限公司
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