显示装置的制作方法
专利名称：显示装置的制作方法
技术领域：
本发明涉及一种以LCD代表的有源矩阵型显示装置，特别涉及一种用于驱动像素矩阵阵列的垂直驱动电路的结构。
背景技术：
图8是示出有源矩阵型显示装置的一般结构的透视图。如图所示，传统显示装置具有由一对基板1、2组成的面板构造以及夹在它们之间的液晶3。像素阵列4和驱动电路以集成方式在下面基板1上形成。驱动电路分为垂直驱动电路5和水平驱动电路6。并且，用于外部连接的端子7在基板的外围上端形成。各端子7通过配线8连接到垂直驱动电路5和水平驱动电路6。栅线G和信号线S在像素阵列4中形成。并且在这些线的交叉点形成有像素电极9和用来驱动像素电极9的薄膜晶体管10。像素P通过像素电极9和薄膜晶体管10的组合来构成。薄膜晶体管10的栅极连接到相应栅线G，其漏极区域连接到相应像素电极9，而其源极区域连接到相应信号线S。栅线G连接到垂直驱动电路5，而信号线S连接到水平驱动电路6。垂直驱动电路5通过栅线G顺序选择像素P，而水平驱动电路6通过信号线S在所选像素P中写入图像信号。
近来，随着LCD进一步微型化的趋势，像素尺寸正在减小。并且垂直驱动电路也需要随着像素尺寸的减小而缩小。通常，垂直驱动电路包括以多级连接的移位寄存器，其中，每级对应于相关栅线。并且，连接到相应栅线的像素行响应于从移位寄存器的各级顺序输出的移位脉冲而被顺序逐行选择。然而，由于像素尺寸的进一步减小最终缩短所排列栅线之间的间隔，因此移位寄存器的一级不能符合一路栅线的空间。
为了解决这一问题，目前开发出一种改进垂直驱动电路，它称作解码型垂直驱动电路，其中，为两路栅线提供单级移位寄存器。在该解码型垂直驱动电路中，响应于从单级移位寄存器输出的移位脉冲提取从外部提供的时钟脉冲，并且产生两路栅线的驱动脉冲。由于驱动脉冲是由时钟驱动系统从移位脉冲如此产生的，因此采用一种包括逻辑元件的栅电路。与简单垂直驱动电路对比，在该解码型垂直驱动电路中使用的栅电路相当复杂，并且每路栅线需要更多逻辑元件。这样，这些逻辑元件在LCD面板上占据较大区域。因此，构成显示屏幕的像素阵列的所占面积由于LCD面板所需表面区域的增大这一缺点而部分受到限制，因此产生所要解决的另一问题。
发明内容
根据本发明，预先统一对外部时钟脉冲整形，然后将其提供给垂直驱动电路。因此，可以削减垂直驱动电路中所需的逻辑元件数，从而实现垂直驱动电路的缩小。更具体地说，在与垂直驱动电路独立的装置区域中对脉冲VCK和ENB采取与非操作，并且在垂直驱动电路中使用从与非电路获得的脉冲VCK，以最终将垂直驱动电路中所需的与非元件数减半。这样，可以减小垂直驱动电路所占面积大约13％，因此使LCD面板的框架变窄。
图1是示出本发明的显示装置结构的电路图；图2是描述图1所示的显示装置的操作的时序图；图3是本发明显示装置中的像素阵列的典型示例图；图4A、4B和4C是描述图3所示的显示装置的操作的典型图；图5是示出显示装置的一个参考例子的电路图；图6是描述图5所示的参考显示装置的操作的时序图；图7A是示出图1所示的显示装置的整体结构的典型图；图7B是示出图5所示的显示装置的整体结构的典型图；以及图8是传统显示装置的典型示例透视图。
具体实施例方式
下面将参照附图对本发明的实施例进行描述。图1是示出本发明的显示装置具体结构的电路图。如图所示，该显示装置基本上包括像素阵列4、垂直驱动电路5和水平驱动电路6，它们由一个基板上的薄膜晶体管等以集成方式组成。像素阵列4包括多个栅线G、多个信号线S以及排列在栅线G和信号线S的交叉点而形成矩阵的像素P。在本例中，各像素P由像素电极9和薄膜晶体管10组成。虽然未示出，在相对于像素电极9的位置形成相对电极，并且在这两个电极之间夹有例如液晶作为电光物质。薄膜晶体管10的栅极连接到相应栅线G，而其源极连接到相应信号线S，并且其漏极连接到相应像素电极9。垂直驱动电路5通过相关栅线G顺序选择各个像素P。在图1中，为了帮助更好理解本发明，垂直驱动电路5从屏幕的最下部分向上执行栅线G的线路顺序选择。更具体地说，选择与第一栅线G1相对应的像素P的相应行，然后选择与第二栅线G2相对应的像素行P，然后顺序逐行选择后继像素P。水平驱动电路6在顺序逐行所选的像素P中通过相应信号线S写入图像信号，从而在组成屏幕画面的像素阵列4中显示所需图像。
作为一个特定特征项，垂直驱动电路5除具有移位寄存器S/R和栅电路5g之外，还具有整形部件5z。每个移位寄存器S/R的一级对应于至少两个栅线，并且从各级顺序输出移位脉冲。在所示的例子中，移位寄存器S/R的一级由三个反相器组成，其中，一个反相器由从外部提供的时钟脉冲2VCK进行时钟驱动，并且另一反相器由从外部输入的时钟脉冲2VCKX进行时钟驱动。脉冲2VCKX的极性与脉冲2VCK相反，因此加上符号X来表示这种相反。该符号还施加于其他时钟脉冲。多级连接移位寄存器S/R根据时钟脉冲2VCK和2VCKX工作，并且顺序传输从外部向其输入的开始脉冲2VST，从而从移位寄存器的各级顺序输出移位脉冲A、B…。在所示例子中，提供第一级移位寄存器S/R来对应于前两个栅线G1和G2，并且将一个移位脉冲A输出到两个栅线G1和G2。类似地，提供第二级移位寄存器S/R来对应于下两个栅线G3和G4，并且向其输出移位脉冲B。
栅电路5g响应前述移位脉冲A、B…，提取从外部提供的时钟脉冲VCK和VCKX，然后产生驱动脉冲A1、A2、B1、B2，并且将其输出到栅线G1、G2、G3、G4…，以执行像素P的线路顺序选择。为此，每个栅电路5g包括与非(NAND)元件、反相器和缓冲器的串联来对应于相关栅线G。对于例如第一栅线G1，栅电路5g响应于移位脉冲A提取时钟脉冲VCK，并且将所提取脉冲作为驱动脉冲A1输出到栅线G1。类似地，对于第二栅线G2，栅电路5g响应于移位脉冲A提取从外部提供的时钟脉冲VCKX，并且将所提取脉冲作为驱动脉冲A2输出到栅线G2。
整形部件5z响应于与水平消隐间隔保持同步地从外部提供的水平消隐脉冲ENB，预先对时钟脉冲VCK和VCKX整形，然后将整形时钟脉冲vck和vckx提供给栅电路5g的各自级。更具体地说，向对应于相关栅线G的栅电路5g的每个级提供由整形部件5v整形后的时钟脉冲vck和vckx，而不是直接从外部装置输入的时钟信号VCK和VCKX。因此，预先统一对时钟信号VCK和VCKX整形，然后将其输入到栅电路5g的各自级，从而可以消除栅电路5g中的整形处理，因此削减所需逻辑元件的数目。整形部件5z在与移位寄存器S/R和栅电路5g分开的单独区域内形成。
下面将参照图2的时序图描述图1所示的显示装置的操作。如上所述，从外部向垂直驱动电路提供开始脉冲2VST以及时钟脉冲2VCK、2VCKX、VCK、VCKX和ENB。在这些脉冲中，2VST、2VCK和2VCKX用于操作垂直驱动电路中的移位寄存器，并且产生移位脉冲A、B等。同时，VCK和VCKX用于产生驱动脉冲A1、A2、B1、B2…等。ENB规定在时间上逐行划分矩阵排列像素的水平消隐间隔。
整形部件5z由两个与非元件和两个反相器组成，并且通过在ENB与VCK和VCKX的每个之间分别采取与非操作来产生vck和vckx。同时，移位寄存器S/R响应于2VCK和2VCKX顺序传输2VST，从而产生移位脉冲A、B…等。栅电路5g根据移位脉冲A、B…提取从整形部件5z提供的整形时钟脉冲vck和vckx，然后输出通过水平消隐间隔相互划分的驱动脉冲A1、A2、B1、B2…。在本实施例中，输出到每个栅线G的驱动脉冲包括在时间上居于前后的两个脉冲分量。因此，通过一个水平间隔两次选择一个栅线。因此，图像信号在相应像素行中写入两次。第一次写入的图像信号立即由第二图像信号重写，从而使画面清晰度基本不受影响。这种两次写入方法特别适用于点线反相驱动(dot line inversion driving)，从而有助于改善画面清晰度。如上所述，垂直驱动电路通过栅线逐行选择每个像素。并且水平驱动电路通过信号线在所选像素行中逐点顺序写入图像信号。当驱动液晶时，需要在每个像素中写入图像信号之前改变图像信号的极性，并且作为一种方法执行例如前述点线反相驱动。图3示出适用于点线反相驱动的示例性像素阵列。如图所示，像素P被排列为形成一个矩阵，其中，垂直像素列用X1、X2等表示，而水平像素行用Y1、Y2…等表示。所要指定的单个像素P例如用(X1，Y1)表示。该像素表示它位于第一列X1和第一行Y1。在点线反相驱动中，连接到同一栅线G的像素P逐列交替分配在相邻行之间。例如对于栅线G1，(X1，Y1)属于行Y1，下一像素(X2，Y2)属于行Y2，随后像素(X3，Y1)属于行Y1，并且像素(X4，Y2)属于行Y2。
现在参照图4A-4C，将说明图3所示的像素阵列的点线反相驱动。如图4A所示，当选择第一栅线G1时，在与之连接的像素P中写入图像信号。正如所述，所选像素交替分配到像素行Y1和Y2。并且，在分配到像素行Y1的像素P中写入一种极性(H)的图像信号，而在分配到下一像素行Y2的像素P中写入相反极性(L)的图像信号。从一个不同角度可以这样说，图像信号的极性对于奇数列(X1，X3…)和偶数列(X2，X4…)相反。
在完成选择栅线G1之后，操作进入选择下一栅线G2，如图4B所示。类似于上述，像素交替分配到行Y2和Y3。其中已经写入图像信号的像素在图中用阴影表示以示区别。此次同样，在相应像素中写入图像信号，同时逐列交替改变其极性。在图4A和4B中，极性相反。因此，在属于相同行的所有像素中写入相同极性的图像信号。例如，对于像素行Y2，在图4A所示的前一次和图4B所示的后一次，都写入低电平图像信号。
随后，当选择栅线G3时，如图4C所示，在分配到像素行Y3和Y4的像素中写入图像信号。此次，极性与图4B相反，因此与图4A相同。这样，在属于像素行Y3的所有像素中写入高电平图像信号。因此，在点线反相驱动中，将相反极性的图像信号提供给水平驱动电路中的相邻信号线，并且图像信号极性根据栅线G的顺序选择而改变。因此，可以写入其极性逐行交替改变的图像信号。
对于上述点线反相驱动中的一个像素列，在前一像素中写入高电平，然后在下一像素中写入低电平。在这种情况下，电位从在前一帧中写入的高电平大幅度改变到后面写入的低电平。由于相邻像素之间存在一些电容耦合，因此在它们之间发生串扰，从而在前一像素中写入的高电平由于大幅度电位改变而有些变化。为了防止这种串扰，最好采用图2所示的两次选择方法。也就是，当已在第一次选择中写入图像信号时，电平由于串扰而有些变化，但是串扰由于在此之后立即执行第二次写入而即时得到补偿。
图5示出显示装置的一个参考例子，其中，与图1的本发明显示装置相对应的任何组成部分用相同的标号或参考符号表示。在图5的参考例子中，其垂直驱动电路5的结构不同于图1，并且其中没有提供整形部件。由于这一关系，本参考例子中的栅电路与图1所示的单级栅电路结构不同，它具有由第一级栅电路5g1和第二级栅电路5g2组成的双级结构。因此，与图1的结构相比，与非元件的数目翻倍。第一级栅电路5g1响应于移位脉冲A、B…提取VCK和VCKX，并且产生驱动脉冲A1、A2、B1、B2…等。第二级栅电路5g2响应于ENB处理驱动脉冲A1、A2、B1、B2…，然后通过缓冲器将经过处理的脉冲A1’、A2’、B1’、B2’…输出到栅线G。
下面将参照图6的时序图描述图5所示的参考显示装置的操作。外部脉冲2VST、2VCK、2VCKX、VCK、VCKX和ENB以与图1中的本发明前述显示装置相同的方式提供给垂直驱动电路。垂直驱动电路中的移位寄存器根据2VCK、2VCKX顺序传输2VST，并且输出移位脉冲A、B…等。垂直驱动电路中的第一级栅电路5g1根据移位脉冲A、B…提取VCK和VCKX，然后产生驱动脉冲A1、A2、B1、B2…等。对于每个栅线均需要一个与非元件以执行该过程。此外，垂直驱动电路中的第二级栅电路5g2响应于ENB对驱动脉冲A1、A2、B1、B2…整形，从而产生最终驱动脉冲A1’、A2’、B1’、B2’…，并且将其分别输出到栅线。对于每个栅线均需要另一个与非元件来执行该整形过程。由于这种整形，提供给每个栅线的驱动脉冲通过水平消隐间隔在时间上得到划分。因此，对于每个栅线均需要两个与非元件，以根据时钟驱动系统产生最终驱动脉冲。
图7A示出图1中的本发明显示装置的整体结构。如图所示，像素阵列4、垂直驱动电路5、水平驱动电路6、外部连接端子7、电平移位电路(L/S)20以及预充电电路30以集成的方式在基板1上形成。像素阵列4可以通过垂直驱动电路5从左右两侧驱动。所需脉冲信号如时钟脉冲VCK、VCKX、ENB等提供给外部连接端子7。提供给端子7的脉冲在电平移位电路20中对电压电平进行内部控制之后通过缓冲器传送到垂直驱动电路5和水平驱动电路6。在本实施例中，伴随于垂直驱动电路5的整形部件5z位于形成电平移位电路20的区域的一部分中。垂直驱动电路5顺序逐行扫描像素阵列4，并且水平驱动电路6与该扫描保持同步地在像素阵列4中写入图像信号。此时，预充电电路30预先将像素阵列4预充电至由垂直驱动电路5执行的图像信号写入，从而抑制任何串扰等，因此改善画面清晰度。
在该显示装置中，位于电平移位电路20区域内的整形部件5z通过预先对ENB、VCK和VCKX采取与非操作，产生整形脉冲vck，然后将整形脉冲提供给垂直驱动电路5。随后，垂直驱动电路5对vck脉冲和移位脉冲采取与非操作，从而获得具有水平消隐间隔的栅线驱动脉冲。根据该系统，与参考例子相比，通过使用对VCK、VCKX和ENB采取与非操作而处理的vck脉冲，垂直驱动电路5中的所需内部与非元件数目从2减少到1。也就是，通过该系统可以减小垂直驱动电路5的布局，以最终使LCD面板的框架变窄。由于用来对VCK、VCKX和ENB采取与非操作的整形部件5z位于与垂直驱动电路5的区域相独立的电平移位电路20的区域内，因此对于布局空间不存在任何问题。
图7B是示出图5的参考显示装置的整体结构的方框图。为了帮助更好理解本发明，与图7A所示的本发明显示装置相对应的任何组成部分用相同的标号表示。在该参考显示装置中，正如所述，通过对VCK、VCKX和由移位寄存器的一级产生的移位脉冲采取与非操作，产生对应于每个信号线的驱动脉冲。此外，对栅脉冲和ENB采取与非操作，用于通过水平消隐间隔划分驱动脉冲。因此，在参考例子中，通过在两级中对移位脉冲采取与非操作，产生最终驱动脉冲，因此，在垂直驱动电路中对于每个栅线布置两个与非元件。为了削减LCD面板的成本，需要通过减小面板的框架尺寸来提高面板生产效率。考虑到这一点，对于每个栅线，参考显示装置中的垂直驱动电路需要两个与非元件。每个与非元件的布局宽度大约为200μm左右，这将占据垂直驱动电路5中整个布局宽度1500μm的13％。因此，与非元件是占据大部分布局宽度的组成部分。在对于每个栅线均使用两个与非元件的参考例子中，围绕像素阵列4的外围框架部分更宽，因此不利于成本。
工业应用性在本发明的显示装置中，如上所述，通过在面板中提供的整形部件统一对从面板外部提供的时钟脉冲进行整形，然后将其传送到垂直驱动电路中的栅电路，从而可以消除在栅电路的每个级中对时钟脉冲整形的需要，以最终减少组成栅电路每个级的所需逻辑元件。这样，可以减小包括移位寄存器、栅电路等在内的整个垂直驱动电路的所占面积。
权利要求
1.一种显示装置，在一个基板上包括像素阵列，由多个栅线、多个信号线以及排列在所述栅线和信号线的交叉点以形成矩阵的像素组成；垂直驱动电路，用于通过所述栅线顺序选择像素；以及水平驱动电路，用于通过所述信号线在所选像素中写入图像信号；其中，所述垂直驱动电路包括移位寄存器，被布置为其一级对应于至少两个栅线，并且从其各级顺序输出移位脉冲；栅电路，用于通过响应于移位脉冲提取从外部提供的时钟脉冲来产生驱动脉冲，并且将驱动脉冲输出到栅线以顺序选择像素；以及整形部件，用于响应于与水平消隐间隔同步地从外部提供的水平消隐脉冲预先对时钟脉冲整形，并且将经过整形的时钟脉冲提供给所述栅电路。
2.如权利要求1所述的显示装置，其中，在与所述移位寄存器和所述栅线相独立的不同区域内形成所述整形部件。
3.如权利要求1所述的显示装置，其中，所述像素阵列形成为使至少两行所述栅线在相邻像素列之间作为一个单元来布置，并且所述水平驱动电路在连接到同一栅线的相邻像素中通过信号线写入极性相反的图像信号。
全文摘要
一种内置于显示装置的外围驱动电路的尺寸得到减小。显示装置在基片上包括像素阵列单元(4)；垂直驱动电路(5)，通过栅线(G)连续选择像素(P)；和水平驱动电路(6)，通过信号线(S)将图像信号写入到所选像素(P)上。垂直驱动电路(5)包括移位寄存器(S/R)，具有多级，每级对应于至少两个栅线(G)，并顺序输出每个级的移位脉冲；栅电路单元(5g)，根据移位脉冲提取从外部提供的时钟脉冲，并产生输出到每个栅线(G)的驱动脉冲，从而连续选择像素(P)；和整形部件(5z)，通过与水平消隐周期同步地从外部提供的水平消隐脉冲预先对时钟脉冲整形，并将经过整形的时钟脉冲提供给栅电路单元(5g)。
文档编号G09G3/36GK1486482SQ02803792
公开日2004年3月31日 申请日期2002年10月16日 优先权日2001年10月17日
发明者山下淳一, 内野胜秀, 秀 申请人:索尼公司
技术领域：
本发明涉及一种以LCD代表的有源矩阵型显示装置，特别涉及一种用于驱动像素矩阵阵列的垂直驱动电路的结构。
背景技术：
图8是示出有源矩阵型显示装置的一般结构的透视图。如图所示，传统显示装置具有由一对基板1、2组成的面板构造以及夹在它们之间的液晶3。像素阵列4和驱动电路以集成方式在下面基板1上形成。驱动电路分为垂直驱动电路5和水平驱动电路6。并且，用于外部连接的端子7在基板的外围上端形成。各端子7通过配线8连接到垂直驱动电路5和水平驱动电路6。栅线G和信号线S在像素阵列4中形成。并且在这些线的交叉点形成有像素电极9和用来驱动像素电极9的薄膜晶体管10。像素P通过像素电极9和薄膜晶体管10的组合来构成。薄膜晶体管10的栅极连接到相应栅线G，其漏极区域连接到相应像素电极9，而其源极区域连接到相应信号线S。栅线G连接到垂直驱动电路5，而信号线S连接到水平驱动电路6。垂直驱动电路5通过栅线G顺序选择像素P，而水平驱动电路6通过信号线S在所选像素P中写入图像信号。
近来，随着LCD进一步微型化的趋势，像素尺寸正在减小。并且垂直驱动电路也需要随着像素尺寸的减小而缩小。通常，垂直驱动电路包括以多级连接的移位寄存器，其中，每级对应于相关栅线。并且，连接到相应栅线的像素行响应于从移位寄存器的各级顺序输出的移位脉冲而被顺序逐行选择。然而，由于像素尺寸的进一步减小最终缩短所排列栅线之间的间隔，因此移位寄存器的一级不能符合一路栅线的空间。
为了解决这一问题，目前开发出一种改进垂直驱动电路，它称作解码型垂直驱动电路，其中，为两路栅线提供单级移位寄存器。在该解码型垂直驱动电路中，响应于从单级移位寄存器输出的移位脉冲提取从外部提供的时钟脉冲，并且产生两路栅线的驱动脉冲。由于驱动脉冲是由时钟驱动系统从移位脉冲如此产生的，因此采用一种包括逻辑元件的栅电路。与简单垂直驱动电路对比，在该解码型垂直驱动电路中使用的栅电路相当复杂，并且每路栅线需要更多逻辑元件。这样，这些逻辑元件在LCD面板上占据较大区域。因此，构成显示屏幕的像素阵列的所占面积由于LCD面板所需表面区域的增大这一缺点而部分受到限制，因此产生所要解决的另一问题。
发明内容
根据本发明，预先统一对外部时钟脉冲整形，然后将其提供给垂直驱动电路。因此，可以削减垂直驱动电路中所需的逻辑元件数，从而实现垂直驱动电路的缩小。更具体地说，在与垂直驱动电路独立的装置区域中对脉冲VCK和ENB采取与非操作，并且在垂直驱动电路中使用从与非电路获得的脉冲VCK，以最终将垂直驱动电路中所需的与非元件数减半。这样，可以减小垂直驱动电路所占面积大约13％，因此使LCD面板的框架变窄。
图1是示出本发明的显示装置结构的电路图；图2是描述图1所示的显示装置的操作的时序图；图3是本发明显示装置中的像素阵列的典型示例图；图4A、4B和4C是描述图3所示的显示装置的操作的典型图；图5是示出显示装置的一个参考例子的电路图；图6是描述图5所示的参考显示装置的操作的时序图；图7A是示出图1所示的显示装置的整体结构的典型图；图7B是示出图5所示的显示装置的整体结构的典型图；以及图8是传统显示装置的典型示例透视图。
具体实施例方式
下面将参照附图对本发明的实施例进行描述。图1是示出本发明的显示装置具体结构的电路图。如图所示，该显示装置基本上包括像素阵列4、垂直驱动电路5和水平驱动电路6，它们由一个基板上的薄膜晶体管等以集成方式组成。像素阵列4包括多个栅线G、多个信号线S以及排列在栅线G和信号线S的交叉点而形成矩阵的像素P。在本例中，各像素P由像素电极9和薄膜晶体管10组成。虽然未示出，在相对于像素电极9的位置形成相对电极，并且在这两个电极之间夹有例如液晶作为电光物质。薄膜晶体管10的栅极连接到相应栅线G，而其源极连接到相应信号线S，并且其漏极连接到相应像素电极9。垂直驱动电路5通过相关栅线G顺序选择各个像素P。在图1中，为了帮助更好理解本发明，垂直驱动电路5从屏幕的最下部分向上执行栅线G的线路顺序选择。更具体地说，选择与第一栅线G1相对应的像素P的相应行，然后选择与第二栅线G2相对应的像素行P，然后顺序逐行选择后继像素P。水平驱动电路6在顺序逐行所选的像素P中通过相应信号线S写入图像信号，从而在组成屏幕画面的像素阵列4中显示所需图像。
作为一个特定特征项，垂直驱动电路5除具有移位寄存器S/R和栅电路5g之外，还具有整形部件5z。每个移位寄存器S/R的一级对应于至少两个栅线，并且从各级顺序输出移位脉冲。在所示的例子中，移位寄存器S/R的一级由三个反相器组成，其中，一个反相器由从外部提供的时钟脉冲2VCK进行时钟驱动，并且另一反相器由从外部输入的时钟脉冲2VCKX进行时钟驱动。脉冲2VCKX的极性与脉冲2VCK相反，因此加上符号X来表示这种相反。该符号还施加于其他时钟脉冲。多级连接移位寄存器S/R根据时钟脉冲2VCK和2VCKX工作，并且顺序传输从外部向其输入的开始脉冲2VST，从而从移位寄存器的各级顺序输出移位脉冲A、B…。在所示例子中，提供第一级移位寄存器S/R来对应于前两个栅线G1和G2，并且将一个移位脉冲A输出到两个栅线G1和G2。类似地，提供第二级移位寄存器S/R来对应于下两个栅线G3和G4，并且向其输出移位脉冲B。
栅电路5g响应前述移位脉冲A、B…，提取从外部提供的时钟脉冲VCK和VCKX，然后产生驱动脉冲A1、A2、B1、B2，并且将其输出到栅线G1、G2、G3、G4…，以执行像素P的线路顺序选择。为此，每个栅电路5g包括与非(NAND)元件、反相器和缓冲器的串联来对应于相关栅线G。对于例如第一栅线G1，栅电路5g响应于移位脉冲A提取时钟脉冲VCK，并且将所提取脉冲作为驱动脉冲A1输出到栅线G1。类似地，对于第二栅线G2，栅电路5g响应于移位脉冲A提取从外部提供的时钟脉冲VCKX，并且将所提取脉冲作为驱动脉冲A2输出到栅线G2。
整形部件5z响应于与水平消隐间隔保持同步地从外部提供的水平消隐脉冲ENB，预先对时钟脉冲VCK和VCKX整形，然后将整形时钟脉冲vck和vckx提供给栅电路5g的各自级。更具体地说，向对应于相关栅线G的栅电路5g的每个级提供由整形部件5v整形后的时钟脉冲vck和vckx，而不是直接从外部装置输入的时钟信号VCK和VCKX。因此，预先统一对时钟信号VCK和VCKX整形，然后将其输入到栅电路5g的各自级，从而可以消除栅电路5g中的整形处理，因此削减所需逻辑元件的数目。整形部件5z在与移位寄存器S/R和栅电路5g分开的单独区域内形成。
下面将参照图2的时序图描述图1所示的显示装置的操作。如上所述，从外部向垂直驱动电路提供开始脉冲2VST以及时钟脉冲2VCK、2VCKX、VCK、VCKX和ENB。在这些脉冲中，2VST、2VCK和2VCKX用于操作垂直驱动电路中的移位寄存器，并且产生移位脉冲A、B等。同时，VCK和VCKX用于产生驱动脉冲A1、A2、B1、B2…等。ENB规定在时间上逐行划分矩阵排列像素的水平消隐间隔。
整形部件5z由两个与非元件和两个反相器组成，并且通过在ENB与VCK和VCKX的每个之间分别采取与非操作来产生vck和vckx。同时，移位寄存器S/R响应于2VCK和2VCKX顺序传输2VST，从而产生移位脉冲A、B…等。栅电路5g根据移位脉冲A、B…提取从整形部件5z提供的整形时钟脉冲vck和vckx，然后输出通过水平消隐间隔相互划分的驱动脉冲A1、A2、B1、B2…。在本实施例中，输出到每个栅线G的驱动脉冲包括在时间上居于前后的两个脉冲分量。因此，通过一个水平间隔两次选择一个栅线。因此，图像信号在相应像素行中写入两次。第一次写入的图像信号立即由第二图像信号重写，从而使画面清晰度基本不受影响。这种两次写入方法特别适用于点线反相驱动(dot line inversion driving)，从而有助于改善画面清晰度。如上所述，垂直驱动电路通过栅线逐行选择每个像素。并且水平驱动电路通过信号线在所选像素行中逐点顺序写入图像信号。当驱动液晶时，需要在每个像素中写入图像信号之前改变图像信号的极性，并且作为一种方法执行例如前述点线反相驱动。图3示出适用于点线反相驱动的示例性像素阵列。如图所示，像素P被排列为形成一个矩阵，其中，垂直像素列用X1、X2等表示，而水平像素行用Y1、Y2…等表示。所要指定的单个像素P例如用(X1，Y1)表示。该像素表示它位于第一列X1和第一行Y1。在点线反相驱动中，连接到同一栅线G的像素P逐列交替分配在相邻行之间。例如对于栅线G1，(X1，Y1)属于行Y1，下一像素(X2，Y2)属于行Y2，随后像素(X3，Y1)属于行Y1，并且像素(X4，Y2)属于行Y2。
现在参照图4A-4C，将说明图3所示的像素阵列的点线反相驱动。如图4A所示，当选择第一栅线G1时，在与之连接的像素P中写入图像信号。正如所述，所选像素交替分配到像素行Y1和Y2。并且，在分配到像素行Y1的像素P中写入一种极性(H)的图像信号，而在分配到下一像素行Y2的像素P中写入相反极性(L)的图像信号。从一个不同角度可以这样说，图像信号的极性对于奇数列(X1，X3…)和偶数列(X2，X4…)相反。
在完成选择栅线G1之后，操作进入选择下一栅线G2，如图4B所示。类似于上述，像素交替分配到行Y2和Y3。其中已经写入图像信号的像素在图中用阴影表示以示区别。此次同样，在相应像素中写入图像信号，同时逐列交替改变其极性。在图4A和4B中，极性相反。因此，在属于相同行的所有像素中写入相同极性的图像信号。例如，对于像素行Y2，在图4A所示的前一次和图4B所示的后一次，都写入低电平图像信号。
随后，当选择栅线G3时，如图4C所示，在分配到像素行Y3和Y4的像素中写入图像信号。此次，极性与图4B相反，因此与图4A相同。这样，在属于像素行Y3的所有像素中写入高电平图像信号。因此，在点线反相驱动中，将相反极性的图像信号提供给水平驱动电路中的相邻信号线，并且图像信号极性根据栅线G的顺序选择而改变。因此，可以写入其极性逐行交替改变的图像信号。
对于上述点线反相驱动中的一个像素列，在前一像素中写入高电平，然后在下一像素中写入低电平。在这种情况下，电位从在前一帧中写入的高电平大幅度改变到后面写入的低电平。由于相邻像素之间存在一些电容耦合，因此在它们之间发生串扰，从而在前一像素中写入的高电平由于大幅度电位改变而有些变化。为了防止这种串扰，最好采用图2所示的两次选择方法。也就是，当已在第一次选择中写入图像信号时，电平由于串扰而有些变化，但是串扰由于在此之后立即执行第二次写入而即时得到补偿。
图5示出显示装置的一个参考例子，其中，与图1的本发明显示装置相对应的任何组成部分用相同的标号或参考符号表示。在图5的参考例子中，其垂直驱动电路5的结构不同于图1，并且其中没有提供整形部件。由于这一关系，本参考例子中的栅电路与图1所示的单级栅电路结构不同，它具有由第一级栅电路5g1和第二级栅电路5g2组成的双级结构。因此，与图1的结构相比，与非元件的数目翻倍。第一级栅电路5g1响应于移位脉冲A、B…提取VCK和VCKX，并且产生驱动脉冲A1、A2、B1、B2…等。第二级栅电路5g2响应于ENB处理驱动脉冲A1、A2、B1、B2…，然后通过缓冲器将经过处理的脉冲A1’、A2’、B1’、B2’…输出到栅线G。
下面将参照图6的时序图描述图5所示的参考显示装置的操作。外部脉冲2VST、2VCK、2VCKX、VCK、VCKX和ENB以与图1中的本发明前述显示装置相同的方式提供给垂直驱动电路。垂直驱动电路中的移位寄存器根据2VCK、2VCKX顺序传输2VST，并且输出移位脉冲A、B…等。垂直驱动电路中的第一级栅电路5g1根据移位脉冲A、B…提取VCK和VCKX，然后产生驱动脉冲A1、A2、B1、B2…等。对于每个栅线均需要一个与非元件以执行该过程。此外，垂直驱动电路中的第二级栅电路5g2响应于ENB对驱动脉冲A1、A2、B1、B2…整形，从而产生最终驱动脉冲A1’、A2’、B1’、B2’…，并且将其分别输出到栅线。对于每个栅线均需要另一个与非元件来执行该整形过程。由于这种整形，提供给每个栅线的驱动脉冲通过水平消隐间隔在时间上得到划分。因此，对于每个栅线均需要两个与非元件，以根据时钟驱动系统产生最终驱动脉冲。
图7A示出图1中的本发明显示装置的整体结构。如图所示，像素阵列4、垂直驱动电路5、水平驱动电路6、外部连接端子7、电平移位电路(L/S)20以及预充电电路30以集成的方式在基板1上形成。像素阵列4可以通过垂直驱动电路5从左右两侧驱动。所需脉冲信号如时钟脉冲VCK、VCKX、ENB等提供给外部连接端子7。提供给端子7的脉冲在电平移位电路20中对电压电平进行内部控制之后通过缓冲器传送到垂直驱动电路5和水平驱动电路6。在本实施例中，伴随于垂直驱动电路5的整形部件5z位于形成电平移位电路20的区域的一部分中。垂直驱动电路5顺序逐行扫描像素阵列4，并且水平驱动电路6与该扫描保持同步地在像素阵列4中写入图像信号。此时，预充电电路30预先将像素阵列4预充电至由垂直驱动电路5执行的图像信号写入，从而抑制任何串扰等，因此改善画面清晰度。
在该显示装置中，位于电平移位电路20区域内的整形部件5z通过预先对ENB、VCK和VCKX采取与非操作，产生整形脉冲vck，然后将整形脉冲提供给垂直驱动电路5。随后，垂直驱动电路5对vck脉冲和移位脉冲采取与非操作，从而获得具有水平消隐间隔的栅线驱动脉冲。根据该系统，与参考例子相比，通过使用对VCK、VCKX和ENB采取与非操作而处理的vck脉冲，垂直驱动电路5中的所需内部与非元件数目从2减少到1。也就是，通过该系统可以减小垂直驱动电路5的布局，以最终使LCD面板的框架变窄。由于用来对VCK、VCKX和ENB采取与非操作的整形部件5z位于与垂直驱动电路5的区域相独立的电平移位电路20的区域内，因此对于布局空间不存在任何问题。
图7B是示出图5的参考显示装置的整体结构的方框图。为了帮助更好理解本发明，与图7A所示的本发明显示装置相对应的任何组成部分用相同的标号表示。在该参考显示装置中，正如所述，通过对VCK、VCKX和由移位寄存器的一级产生的移位脉冲采取与非操作，产生对应于每个信号线的驱动脉冲。此外，对栅脉冲和ENB采取与非操作，用于通过水平消隐间隔划分驱动脉冲。因此，在参考例子中，通过在两级中对移位脉冲采取与非操作，产生最终驱动脉冲，因此，在垂直驱动电路中对于每个栅线布置两个与非元件。为了削减LCD面板的成本，需要通过减小面板的框架尺寸来提高面板生产效率。考虑到这一点，对于每个栅线，参考显示装置中的垂直驱动电路需要两个与非元件。每个与非元件的布局宽度大约为200μm左右，这将占据垂直驱动电路5中整个布局宽度1500μm的13％。因此，与非元件是占据大部分布局宽度的组成部分。在对于每个栅线均使用两个与非元件的参考例子中，围绕像素阵列4的外围框架部分更宽，因此不利于成本。
工业应用性在本发明的显示装置中，如上所述，通过在面板中提供的整形部件统一对从面板外部提供的时钟脉冲进行整形，然后将其传送到垂直驱动电路中的栅电路，从而可以消除在栅电路的每个级中对时钟脉冲整形的需要，以最终减少组成栅电路每个级的所需逻辑元件。这样，可以减小包括移位寄存器、栅电路等在内的整个垂直驱动电路的所占面积。
权利要求
1.一种显示装置，在一个基板上包括像素阵列，由多个栅线、多个信号线以及排列在所述栅线和信号线的交叉点以形成矩阵的像素组成；垂直驱动电路，用于通过所述栅线顺序选择像素；以及水平驱动电路，用于通过所述信号线在所选像素中写入图像信号；其中，所述垂直驱动电路包括移位寄存器，被布置为其一级对应于至少两个栅线，并且从其各级顺序输出移位脉冲；栅电路，用于通过响应于移位脉冲提取从外部提供的时钟脉冲来产生驱动脉冲，并且将驱动脉冲输出到栅线以顺序选择像素；以及整形部件，用于响应于与水平消隐间隔同步地从外部提供的水平消隐脉冲预先对时钟脉冲整形，并且将经过整形的时钟脉冲提供给所述栅电路。
2.如权利要求1所述的显示装置，其中，在与所述移位寄存器和所述栅线相独立的不同区域内形成所述整形部件。
3.如权利要求1所述的显示装置，其中，所述像素阵列形成为使至少两行所述栅线在相邻像素列之间作为一个单元来布置，并且所述水平驱动电路在连接到同一栅线的相邻像素中通过信号线写入极性相反的图像信号。
全文摘要
一种内置于显示装置的外围驱动电路的尺寸得到减小。显示装置在基片上包括像素阵列单元(4)；垂直驱动电路(5)，通过栅线(G)连续选择像素(P)；和水平驱动电路(6)，通过信号线(S)将图像信号写入到所选像素(P)上。垂直驱动电路(5)包括移位寄存器(S/R)，具有多级，每级对应于至少两个栅线(G)，并顺序输出每个级的移位脉冲；栅电路单元(5g)，根据移位脉冲提取从外部提供的时钟脉冲，并产生输出到每个栅线(G)的驱动脉冲，从而连续选择像素(P)；和整形部件(5z)，通过与水平消隐周期同步地从外部提供的水平消隐脉冲预先对时钟脉冲整形，并将经过整形的时钟脉冲提供给栅电路单元(5g)。
文档编号G09G3/36GK1486482SQ02803792
公开日2004年3月31日 申请日期2002年10月16日 优先权日2001年10月17日
发明者山下淳一, 内野胜秀, 秀 申请人:索尼公司
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