用于显示控制的半导体集成电路器件的制作方法
专利名称：用于显示控制的半导体集成电路器件的制作方法
技术领域：
本发明涉及用于显示控制的半导体集成电路器件，以及可以有 效地应用于例如驱动液晶显示(LCD)面板的LCD控制器/驱动器的 技术。
背景技术：
近年来，具有二维地设置成矩阵的用于显示的多个像素的点阵 型液晶面板通常用作诸如移动电话和个人数字助理(PDA)的便携式 电子设备的显示单元。在设备内部设置有液晶显示控制器件(LCD 控制器)，其以半导体集成电路形式实现，且负责液晶面板的显示 控制；以及LCD驱动器，用于在控制器件或组合LCD控制器和LCD 驱动器而构建的LCD驱动和控制器件(LCD控制器/驱动器)的控制 下驱动液晶面4反。
关于包括在使用LCD单元的移动电话中的显示驱动和控制器件 (LCD驱动和控制器件)的描述例如可以参阅专利文献1。日本未审专利公开No. 2005-4343
发明内容
本发明对上述用来驱动移动电话或PDA的LCD面板的液晶显示 (LCD)驱动和控制器件(LCD控制器/驱动器)进行了研究。根据该 研究，对于所设置的用来在LCD控制器/驱动器中存储显示数据以便
以QVGA分辨率即320 x 240像素的分辨率驱动LCD面板的随机访问 存储器(RAM)而言，其在10MHz量级上的访问周期不会引起产品规 范上的问题。然而，在800 x 480像素的WVGA分辨率的情况下，已 证明需要更高速的存储器访问周期来满足WVGA分辨率，因为尽管在 WVGA中由于像素数目增大引起要传送的数据量也增大，但产品规范 仍要求保持和QVGA情况中一样快的数据传送时间。在这个方面，考 虑到在移动电话和PDA中设置LCD控制器/驱动器并且从在待机状态 消耗尽可能低的电流的角度而言，通过提高存储器件的电流承载能 力来改进RAM的性能并不是合适的。
本发明的 一 个目的是提供一种用于在不提高存储器件的电流承 载能力的情况下实现更高速的存储器访问周期的技术。
通过说明书和附图的描述，本发明的上述目的和其它目的以及 新颖特征将变得明显。
本申请中公开的本发明的典型方面概括如下。
一种用于显示控制的半导体集成电路器件，设置有存储单元阵 列，其中以阵列来布置能够存储显示数据的多个存储单元；外围电
路，位于存储单元阵列的外围，能够实现将显示数据写入到显示数 据存储器中以及将显示数据从显示数据存储器中读出；以及控制电 路，其能够控制经由外围电路对存储单元阵列的读写操作。存储单 元阵列包括多个存储块，每个存储块都能够存储显示数据。控制电 路包括控制逻辑，该控制逻辑能够以下列方式实现对存储块的写操 作的并行处理在完成对存储块中的一个存储块的数据写入之前， 开始对另一存储块的数据写入。由此，可以执行对存储块的写操作 的并行处理。
以下简要描述通过本申请中公开的本发明的典型方面可以获得 的有益效果。
因此，可以提供一种在不提高存储器件的电流承载能力的情况下 实现对显示数据存储器的更高速访问周期的技术。
图l是示出LCD控制器/驱动器的配置的例子的框图，该LCD控 制器/驱动器是根据本发明的用于显示控制的半导体集成电路器件 的例子。
图2示出LCD控制器/驱动器以及由其所驱动的LCD面板。
图3是示出LCD控制器/驱动器主要部分的配置的例子的框图。
图4是示出LCD控制器/驱动器主要部分的配置的另一例子的框图。
图5A和5B示出对图3所示配置中的存储块的行向写入。 图6A和6B示出对图4所示配置中的存储块的列向写入。 图7是示出LCD控制器/驱动器主要部分的配置的另一例子的框图。
图8是图7所示配置的操作时序图。 图9示出LCD控制器/驱动器的行向写入和列向写入。 图10A和10B是对图3所示配置中的显示存储器的写入操作的 时序图。
图11是LCD控制器/驱动器的配置的另 一例子中的操作时序图。 图12示出LCD控制器/驱动器的配置的另一例子。
具体实施例方式
1.典型实施例。首先，概述这里所公开发明的典型实施例。在 对典型实施例的该概要描述中，为识别附图中部件而在括号中给出 的参考标记或标号只是参考标记或标号所指部件的概念中所涵盖的 有代表性的实体。根据本发明典型实施例的用于显示控制的半导体集成电路 器件(200 ),包括存储单元阵列(ARY)，其中以阵列来布置能 够存储显示数据的多个存储单元；外围电路(100-1、 101-1、 102-1、 103-1),位于存储单元阵列的外围，能够实现将显示数据写入到存 储单元阵列中以及将显示数据从存储单元阵列中读出；以及控制电
路，其能够控制经由外围电路对存储单元阵列的读写操作。存储单
元阵列包括多个存储块(100-2、 101-2、 102-3、 103-2)，每个存 储块都能够存储显示数据。控制电路包括控制逻辑(400 )，该控制 逻辑能够以下列方式实现对存储块的写操作的并行处理在完成对 存储块中的一个存储块的数据写入之前，开始对另一存储块的数据 写入。借助于这种配置，由于以下列方式执行对存储块的写操作的 并行处理在完成对存储块中的一个存储块的数据写入之前，开始 对另一存储块的数据写入，所以可以缩短写周期并实现更高速的存 储器访问周期。而且，在这种情况下，也不需要提高存储器件的电 流承载能力。更具体而言，在根据本发明 一个实施例的用于显示控制的半 导体集成电路(200 )中，控制逻辑可以配置成，当以一个像素数据 为单位执行对存储单元阵列的数据写入时，使得在完成将一 个像素 数据写入到一个存储块之前，开始将下一像素数据写入到另一存储 块中。存储单元阵列可以分成多个列向和行向的存储块。控制逻辑配置成能够通过输入访问命令来进行顺序操作，并 且在存储块之间可以共享数据总线(D-BUS)和地址总线(A-BUS)。传送控制电路(401 )可以设置成以将由显示单元显示的逐线 的数据顺序对来自存储块的输出数据进行重新布置，且然后将重新 布置的数据传送到下一电路。传送控制电路以将由显示单元显示的逐线的数据顺序对来自 存储块的输出数据进行重新布置，且然后将重新布置的数据传送到 下一电路，被重新布置的输出数据在传递期间通过总线(F-BUS)传 送至下一电路，在该总线上可以以时分方式传送来自存储块的输出 数据。提供了窗口功能，所述窗口功能能够实现对通过设定可选地 址而限定的矩形区域进行连续访问，并且当用n来表示所分割的存 储块的数目时，列数和行数被设定成n的倍数。用于显示控制的半导体集成电路可以配置成使得在一系列 的用于写入的写周期中插入命令周期，且在命令周期中接受用于随 才几访问的命令。用于显示控制的半导体集成电路可以配置成使得当N表示 在显示数据传送期间顺序选择的存储器内部地址中的 一 个存储器内 部地址时，将地址N和地址N+l分配给不同的存储块。 2.实施例的描述。然后更为详细地描述实施例。 图1示出了一种液晶显示(LCD)控制器/驱动器，该LCD控制器 /驱动器是根据本发明的用于显示控制的半导体集成电路的例子。如 图2所示，该LCD控制器/驱动器200驱动点阵型LCD面板300。尽 管不是限制性的，但该LCD面板300支持WVGA且具有800 x 480像 素的分辨率。如图1所示，LCD控制器/驱动器200包括显示数据存 储器2 06 ，作为存储器来存储在点阵型LCD面板上以图形方式显示的 数据，且该LCD控制器/驱动器200与用于对存储器进行读写的电路 以及输出LCD面板驱动信号的驱动器一起，在单个半导体衬底上构 造为半导体集成电路。
LCD控制器/驱动器200设置有控制单元201,该控制单元201 根据来自外部微处理器、微计算机等的命令来控制芯片内部的所有 部件。LCD控制器/驱动器200还设置有脉冲发生器202，其基于 来自外部的振荡信号或来自耦合到外部终端的振荡器的振荡信号生 成芯片内部的参考时钟脉冲；以及时序控制电路203，其基于时钟脉 冲生成芯片内部的各种电路的操作时序的时序信号。
L C D控制器/驱动器2 0 0进 一 步设置有系统接口 2 0 4,其接收诸如 经由未示出的系统总线从微计算机等传送的静态显示数据之类的数 据和指令并将显示数据发送给微计算机。LCD控制器/驱动器200进 一步设置有外部显示数据接口 205，其接收经由未示出的显示数据总 线从应用处理器等传送的水平和垂直同步信号HSYNC、 VSYNC以及动 态图像数据。
此外，LCD控制器/驱动器200设置有显示数据存储器2G6和位 转换(BGR)电路207，显示数据存储器206存储位图形式的显示数 据，BGR电路207执行诸如对从微计算机写入的RGB数据的位进行重 新布置的位处理。LCD控制器/驱动器200还设置有写入数据锁存电 路208、读取数据锁存电路209以及地址生成电路210，写入数据锁 存电路208锁存并保持通过位转换电路207转换的显示数据或者经 由外部显示数据接口 205输入的显示数据，读取数据锁存电路209 保持从显示数据存储器206读取的显示数据，并且地址生成电路210 生成对显示数据存储器206的选定地址。
显示数据存储器206由包括多个存储单元、字线和位线(数据线) 的存储阵列以及可读/写RAM组成，该可读/写RAM具有地址解码器， 该解码器将从地址生成电路210供给的地址解码成选择存储阵列内 的字线和位线的信号。显示数据存储器206还包括放大从存储单元
列内的位线的写驱动器。尽管不是限制性的，但在此实施例中，存 储阵列配置成具有172， 800字节的存储容量且允许通过17位地址 信号对列U8位)进行数据读写。
还进一步设置有用于要在面板上显示的数据的锁存电路212，以 便顺序锁存从显示数据存储器206读取的显示数据。LCD控制器/驱 动器还设置有LCD驱动电平生成电路216、色调电压生成电路217 和Y调整电路218， LCD驱动电平生成电路216生成驱动液晶面板所 需的处于多级电平的电压，色调电压生成电路217生成为生成显示 彩色和灰度图像的波形信号所需的色调电压，y调整电路218设定色 调电压以便校正液晶面板的y特性。
在用于要在面板上显示的数据的锁存电路212之后，设置源极 线驱动电路215,其在从色调电压生成电路217供给的色调电压中选 择与从用于要在面板上显示的数据的锁存电路212输出的数据对应 的电压，并输出该电压(源极线驱动信号)Sl-S480，该电压S1-S480 又被施加到作为液晶面板的信号线的源极线。此外，还设置有栅 极线驱动电路219,其输出被施加到作为液晶面板的选择线的栅极线
(也称作公共线)的电压(栅极线驱动信号)G1-G800;以及扫描数 据生成电路220,其由移位寄存器等构成，生成扫描数据，用于将液 晶面板的每条栅极线依次驱动到所选电平。
还进一步设置有内部参考电压生成电路221和电压调节器222, 内部参考电压生成电路221生成内部参考电压，电压调节器222通 过逐步降低从外部供给的例如3. 3V或2. 5V的电压Vcc来为内部逻 辑电路生成例如为1. 5V的供给电压VDD。在图1中，SEL1、 SEL2是 数据选择器，每个数据选择器都可以在由时序控制电路输出的选择 信号的控制下允许多个输入信号中的任意输入信号通过。
控制单元201设置有用于控制诸如LCD控制器/驱动器200的工 作模式之类的芯片工作状态的控制寄存器CTR,以及用于存储用来引 用控制寄存器CTR和显示数据存储器206的索引信息的索引寄存器 IXR。当外部微计算机等指定指令以通过将指令写入到索引寄存器中 来执行时，控制单元201生成并输出与指定的指令对应的控制信号。
在上述配置的控制单元201的控制下，LCD控制器/驱动器200 执行呈现(rendering)处理，其中LCD控制器/驱动器200根据来 自微计算机等的命令和数据，顺序地将显示数据写入到显示数据存 储器206中以便将图像显示在未示出的液晶面板上。LCD控制器/驱 动器还执行读取处理，其中LCD控制器/驱动器周期性地从显示数据 存储器206中读取显示数据，且生成和输出被施加到液晶面板的源 极线的信号以及生成和输出被顺序施加到栅极线的信号。
系统接口 204接收从诸如微计算机的系统控制器件传送来的诸 如要被设定在寄存器中的数据和显示数据的信号以及将显示数据发 送到系统控制器件，其中这些数据是呈现到显示数据存储器206中 所需要的。在这个实施例中，系统接口配置成使得可以根据IM3-1 和IM0/ID终端的状态，从作为Series 80接口的18位、16位、9 位、8位并行或串行输入/输出接口中选^^f壬一接口 。
LCD控制器/驱动器200设置有用于显示数据存储器206的修复 电路2 30和修复信息设定电路240，修复电路230修复存储器数据内
容的错误位，修复信息设定电路240保留包括错误位的待修复的存 储器行的地址作为修复信息。尽管不是限制性的，但作为修复信息 设定电路240,这里使用可以存储待修复的存储器行或列的地址的熔 断器电路。根据设定在修复信息设定电路240中的修复信息，修复 电路230用冗余部分来替换显示数据存储器206中包括错误位的字 线或数据线部分。在显示数据存储器206中，除了用于存储显示数 据的正常存储空间之外，单独设置了修复区域(修复存储区域)2 06a。 修复区域206a包括用于修复字线的字线修复区域和用于修复数据线 的数据线修复区域。根据设定在修复信息设定电路240中的信息， 执行通过修复电路230的冗余修复。这可能在以下的各种情况下发 生当显示数据经由写数据锁存电路208被写入到显示数据存储器 206中时，当存储在显示数据存储器206中的数据被读出以便传送到 系统侧时，以及当存储在显示数据存储器206中的数据经由用于要 显示在面板上的数据的锁存电路212被读出时。
图3示出LCD控制器/驱动器200的主要部分的配置的例子。 显示数据存储器206包括存储单元阵列ARY和控制逻辑400，在 存储单元阵列ARY中能够存储显示数据的存储单元以阵列形式被行 向和列向布置。存储单元阵列ARY在行向被分成两个存储块100-2、 101-2。
在存储块(块0) 100-2的外围，布置有用于读取的显示数据且 能够对从存储器块100-2中输出的显示数据进行锁存的锁存电路
100- 3和外围电路100-1。
在存储块(块1) 101-2的外围，布置有用于读取的显示数据且 能够对从存储器块101-2中输出的显示数据进行锁存的锁存电路
101- 3和外围电路101-1。
控制逻辑400输出分别用于存储块、数据和地址信号的读/写控 制信号RWO、 RW1。读/写控制信号RW0供给到外围电3各100-1，且该 读/写控制信号RWO能够控制从存储块100-2读取数据以及控制将数 据写入到存储块100-2。读/写控制信号RW1供给到外围电路101-1，
且该读/写控制信号RW1能够控制从存储块101-2读取数据以及控制 将数据写入到存储块101-2。控制逻辑400经由数据总线D-BUS耦合 到外围电路100-1、 101-1。对外围电路100-1、 101-1的数据收发可 以经由该数据总线D-BUS来执行。此外，控制逻辑400经由地址总 线A-BUS耦合到外围电路100-1、 101-1。通过该地址总线A-BUS可 以执行读取地址和写入地址向外围电3各100-1、 101-1的传送。
在这个例子中，内部逻辑地址被如下地分配给存储块100-2、 101-2。
偶数的列地址被分配给存储块100-2且奇数的列地址被分配给 存储块101-2。如图5A所示，通过这样的地址分配，才艮据列地址为 奇数还是偶数，将逐像素的显示数据写入到显示数据存储器206中 的不同块中。即，在连续的行向访问中，如果对显示数据存储器206 设置偶数的列地址，则数据被写入到存储块(块0) 100-2,如果对 显示数据存储器206设置奇数的列地址，则数据被写入到存储块(块 1)101-2。列地址每次增加或减少时，交替给出偶数列或奇数列。 因而，将显示数据分布在存储块(块0)100-2和存储块(块1 )101-2 中，并写入到每个块中。如图5B中所示，将这种写入定义为与LCD 面板300的水平方向对应的行向写入。对于显示数据存储器206的 行向写入，按行地址和列地址的增加和减少的不同组合，可以有四
种模式。
图IOA和图IOB示出对显示数据存储器206的写入操作的时序。 为了进行比较，图IOB示出图3中所示配置的存储器的写入操 作的时序，图1 OA示出本例写入操作的时序。
这里，与图3中所示配置不同，在存储器没有被分成块的情况 下，如图10A所示，每次写使能信号WR为低电平时，通过内部数据 总线来传送来自外部数据总线DB的显示数据(Data)。这时，给出 内部地址信号，通过该信号执行向显示数据存储器206的数据写入。
在这种情况下，在完成在当前写周期中的一个像素数据的写入后， 在下一写周期开始另一像素数据的写入。例如，在完成在一个像素
的第一显示数据Datal的写入后，在下一写周期开始另一像素的下 一显示数据Data2的写入。在完成显示数据Data2的写入后，在下 一写周期开始一个像素的下一显示数据DaU3的写入。
另一方面，根据图3所示配置，由于偶数的列地址分配给存储 块100-2且奇数的列地址分配给存储块101-2,如图IOB所示，因此 在完成对存储块100-2的数据写入之前，可以开始对存储块101-2 的数据写入。在完成对存储块101-2的写入前，可以开始对存储块
100- 2的数据写入。例如，在完成将一个像素的第一显示数据Datal 写入到存储块(块0) 100-2中前，可以在下一写周期中开始将一个 像素的下一显示数据Data2写入到存储块101-2中。在完成该显示 数据Data2的写入前，可以在下一写周期中开始将一个像素的下一 显示数据Data3写入到存储块100-2中。这样，可以并行地执行对 存储块100-2的数据写入和对存储块101-2的数据写入。因而，图 10B中所示的写入操作可以使写周期比图10A所示情形中的写周期 更短，且可以获得更高速的存储器访问周期。另外，不需要提高存 储器件的电流承载能力。
如上所述，对显示数据存储器206分配内部逻辑地址，且如果 列地址是偶数则将数据写入到存储块(块0) 100-2,如果列地址是 奇数则将数据写入到存储块(块1 ) 101-2。因此，当从显示数据存 储器206中读取显示数据时，对显示数据进行重新布置以符合与LCD 面板300的终端配置对应的物理寻址。由传送电路402在传送控制 电路401的控制下执行该显示数据的重新布置。
应注意到，在存储器置于可读状态后，结束该写操作。这是为 了更高速地读取要在异步工作的LCD面板300上显示的数据。
图7示出了传送控制电路401和传送电3各402的配置的例子。
如图7所示，传送控制电路401包括选择器71、锁存选择电路 72以及总线控制电路73。用于读取的显示数据的锁存电路100-3、
101- 3、用于要在面板上显示的数据的锁存电路212、以及选择器71 通过传送总线F-BUS耦合。提供选择器71以便选择性地将来自用于
读取的显示数据的锁存电路100-3的输出数据或者来自用于读取的 显示数据的锁存电路101-3的输出数据传送至用于要在面板上显示 的数据的锁存电路212。锁存选择电路72选择性地将用于读取的显 示数据的锁存电路100-3、 101-3中的任一个设置在数据输出状态。 总线控制电路73通过控制选择器71的操作，能够实现将来自用于 读取的显示数据的锁存电路100-3、 101-3的显示数据时分传送至用 于要在面板上显示的数据的锁存电路212。 图8示出显示面板的时分传送的方案。
当通过传送激活信号指示传送开始时，与传送时钟信号同步地 执行数据传送。具体而言，从存储块100-2读取显示数据Data0、
Data2、 Data4.....n，并通过用于读取的显示数据的锁存电路100-3
锁存，同时从存储块101-2读取显示数据Datal、 Data3、 Data5.....
n+l，并通过用于读取的显示数据的锁存电路101-3锁存。通过选 择器71执行数据片(patch)切换，使得通过用于要在面板上显示 的数据的锁存电路212锁存为了符合与LCD面板300的终端配置对 应的物理寻址而以Data0、 Datal、 Data2、 Data3、…、n、 n+l的 顺序重新布置的显示数据。
这里，在没有在传送总线F-BUS上执行时分传送的情况下，用 于显示数据的重新布置的复杂布线将不可避免地存在于用于读取的 显示数据的锁存电路100-3、 101-3与用于要在面板上显示的数据的 锁存电路212之间。这种布线区域将成为芯片尺寸减小的瓶颈。
另一方面，如果采用图7所示的配置，则通过使用时分方式的 传送总线F-BUS可以避免布线区域的显著增大。
根据上述例子，可以获得以下的有益效果。 (1)可以并行执行对存储块100-2的数据写入和对存储块 101-2的数据写入；因而，可以使写周期更短且可以实现更高速的存 储器访问周期。另外，不需要提高存储器件的电流承载能力。
(2 )通过使用时分方式的传送总线F-BUS可以避免布线区域的 显著增大。200710192732.5
说明书第12/14页
图4示出LCD控制器/驱动器200的主要部分的配置的另一例子。 图4所示的LCD控制器/驱动器200与图3所示的LCD控制器/ 驱动器的主要不同在于，存储单元阵列ARY不仅在行向分割还在列 向分割。具体而言，根据图4所示的配置，存储单元阵列ARY分成 四个存储块100-2、 101-2、 102-2、 103-2。关于各个存储块，外围 电路100-1、 101-1、 102-1、 103-1和用于读取的显示数据的锁存电 路100-3、 101-3、 102-3、 103-3分别相邻设置。传送电路402位于 用于所读取的显示数据的锁存电路100-3、 101-3和用于所读取的显 示数据的锁存电路102-3、 103-3之间。读/写控制信号RWO供给到 外围电路100-1,且该读/写控制信号RWO能够控制从存储块100-2 读取数据和控制向存储块100-2写入数据。读/写控制信号RW1供给 到外围电路101-1,且该读/写控制信号RW1能够控制从存储块 101-2读取数据和控制向存储块101-2写入数据。
读/写控制信号RW2供给到外围电路102-1,且该读/写控制信 号RW2能够控制从存储块102-2读取数据和控制对存储块102-2写 入数据。读/写控制信号RW3供给到外围电路103-1,且该读/写控 制信号RW3能够控制从存储块103-2读取数据和控制对存储块103-2 写入数据。控制逻辑4 00经由数据总线D-BUS耦合到外围电路100-1 、 101-1、 102-1、 103-1。可以通过该数据总线D-BUS对外围电路IOO-I、 101-1、 102-1、 103-1执行数据收发。进一步，控制逻辑400经由地 址总线A-BUS耦合到外围电路100-1、 101-1、 102-1、 103-1。可以 通过该地址总线A-BUS对外围电路100-1、 101-1、 102-1、 103-1执 行读地址和写地址的传送。
如下向存^诸块100-2、 101-2、 102-2、 103-2分配内部逻辑地址。 具体而言，向存储块100-2分配偶数的列地址和偶数的行地址。 向存储块101-2分配奇数的列地址和偶数的行地址。向存储块102-2 分配偶数的列地址和奇数的行地址。向存储块103-2分配奇数的列 地址和奇数的行地址。如图6A所示，通过这样的地址分配，根据作 为奇数或偶数的偶数或奇数列地址与偶数或奇数行地址的组合，逐
像素的显示数据被写入到显示数据存储器206中的不同块中。具体 而言，指定偶数列地址和偶数行地址的数据将被写入到存储块
100- 2。指定奇数列地址和偶数行地址的数据将被写入到存储块
101- 2。指定偶数列地址和奇数行地址的数据将被写入到存储块
102- 2。指定奇数列地址和奇数行地址的数据将被写入到存储块
103- 2。因此，可以4丸^f亍如图6B所示的与LCD面斧反300的垂直方向 对应的列向写入以及如图5B所示的与LCD面板300的水平方向对应 的行向写入。对于对显示数据存储器206的列向写入，按照行地址 和列地址的增加和减少的不同组合，可以有四种才莫式。
根据上述的例子，可以获得以下的有益效果。
(1 )根据图4所示的配置，因为存储单元阵列ARY被分成四个 存储块，所以可以并行执行对多个存储块的数据写入。因而，可以 使写周期更短且可以实现更高速的存储器访问周期。另外，不需要 提高存储器件的电流承载能力。
(2 )存储单元阵列ARY不仅在行向进行分割，还在列向进行分 割。这样使得能够执行如图6B所示的与LCD面板300的垂直方向对 应的列向写入以及如图5B所示的与LCD面板300的水平方向对应的 4亍向写入。
尽管以上具体描述了由发明人作出的本发明，但应理解，本发 明不限于上述描述且可以在不离开本发明的精神的范围内进行各种 修改。
例如，如图11所示，在一系列写入周期中可以插入命令周期， 且在该命令周期中可以接受对LCD控制器/驱动器200的外部命令 (LCD配置命令)。这样可以通过外部命令来改变LCD控制器/驱动 器200的操作设定。可以接收用于设定存储块地址的命令作为外部 命令。通过考虑下一写访问中的地址，可以随机地访问存储块。
如图12所示，可以提供以下功能设定存储单元阵列ARY中的 可选地址(a)、 (b) 、 (c) 、 (d)并能够对由该地址限定的可 选矩形区域(窗口区域)进行连续访问。如果采用这种窗口限定功能，则当"n"表示存储单元阵列被分成"n"块时，在窗口区域内 的列数和行数都被设定成"n"的倍数。之所以这样做是因为以下的 理由。
例如，如果存储阵列分成两块，则指定偶数列地址的数据被写 入到存储块(块0) 100-2中，且指定奇数列地址的数据被写入到存 储块(块l) 101-2中。在行向写入中，假设在偶数地址写入第一线 上的第一数据，则第一线上的最后数据写入在奇数地址。所以与第 一线的情况一样，第二线上的数据写入可以开始于偶数地址。这样， 因为每条线上的第 一数据总是可以在偶数地址写入，所以可以在并 不复杂的情况下控制对窗口区域的数据读写。
存储单元阵列可以只在行向分割或只在列向分割或在行向与列 向上都分割。在每种情况下，阵列都可以分成任意数目的块。
在以上的描述中，主要针对本发明在生成和输出用于驱动液晶 面板的信号的LCD控制器/驱动器上的应用，说明了由本发明人作出 的本发明，LCD控制器/驱动器可以视作本发明的背景应用领域。然 而，本发明并不限于此，且还可以应用于驱动诸如有机EL显示面板 的非LCD显示器的用于显示控制的半导体集成电路。
权利要求
1.一种用于显示控制的半导体集成电路器件，包括存储单元阵列，其中以阵列来布置能够存储显示数据的多个存储单元；外围电路，位于所述存储单元阵列的外围，能够实现将显示数据写入到所述存储单元阵列中以及将所述显示数据从所述存储单元阵列中读出；以及控制电路，能够控制经由所述外围电路对所述存储单元阵列的读写操作，其中所述存储单元阵列包括多个存储块，每个存储块都能够存储所述显示数据，并且其中所述控制电路包括控制逻辑，该控制逻辑能够以下列方式实现对所述存储块的写操作的并行处理在完成对所述存储块中的一个存储块的数据写入之前，开始对另一存储块的数据写入。
2. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，当以一个像素数据为单位将数据写入到所述存储单元阵列中 时，所述控制逻辑在完成将一个像素数据写入到一个存储块之前， 开始将下 一像素数据写入到另 一存储块中。
3. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述存储单元阵列包括以阵列形式在行向和列向上布置的能 够存储所述显示数据的存储单元，所述存储单元阵列在行向上分成 多个存储块。
4. 根据权利要求3所述的用于显示控制的半导体集成电路器件， 其中，当N表示在显示数据传送期间顺序选择的存储器内部地址中 的一个地址时，地址N和地址N+l分配给不同的存储块。
5. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述存储单元阵列包括以阵列形式在行向和列向上布置的能 够存储所述显示数据的存储单元，所述存储单元阵列在列向上分成 多个存储块。
6. 根据权利要求5所述的用于显示控制的半导体集成电路器件， 其中，当N表示在显示数据传送期间顺序选择的存储器内部地址中 的一个地址时，地址N和地址N+ 1分配给不同的存4诸块。
7. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述存储单元阵列包括以阵列形式在行向和列向上布置的能 够存储所述显示数据的存储单元，所述存储单元阵列在行向和列向 上分成多个存储块。
8. 根据权利要求7所述的用于显示控制的半导体集成电路器件， 其中，当N表示在显示数据传送期间顺序选择的存储器内部地址中 的一个地址时，地址N和地址N+ 1分配给不同的存储块。
9. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述控制逻辑配置成能够通过输入访问命令进行顺序操作， 且在所述存储块之间共享数据总线和地址总线。
10. 根据权利要求1所述的用于显示控制的半导体集成电路器 件，进一步包括传送控制电路，用于以将由显示单元显示的逐线的 数据顺序对来自所述存储块的输出数据进行重新布置，且然后将所 重新布置的数据传送到下一电路。
11. 根据权利要求10所述的用于显示控制的半导体集成电路器对来自所述存储块的输出数据进行重新布置，且然后将所重新布置 的数据传送到下 一 电路，所重新布置的输出数据在传送期间通过总 线传至下一电路，其中在该总线上可以以时分方式传送来自所述存 储块的输出数据。
12. 根据权利要求1所述的用于显示控制的半导体集成电路器 件，其中，提供了窗口功能，所述窗口功能能够实现对通过设定可 选地址而限定的矩形区域进行连续访问，并且当用n来表示所分割 的存储块的数目时，列数和行数被设定成n的倍数。
13. 根据权利要求1所述的用于显示控制的半导体集成电路器 件，其中，在一系列的用于写入的写周期中插入命令周期，且在所 述命令周期中接受用于随机访问的命令。
全文摘要
这里公开的用于显示控制的半导体IC器件的目的在于，在不提高存储器件的电流承载能力的情况下，实现更高速的存储器访问周期。该IC器件设置有能够存储显示数据的存储单元阵列、能够实现对显示数据的读写的外围电路以及能够控制对存储单元阵列的读写操作的控制电路。存储单元阵列包括多个存储块。控制电路包括控制逻辑，该控制逻辑能够以下列方式实现对写操作的并行处理在完成对一个存储块的数据写入之前，开始对另一存储块的数据写入。通过对写操作的并行处理，缩短了写周期。
文档编号G09G5/00GK101192397SQ20071019273
公开日2008年6月4日 申请日期2007年11月16日 优先权日2006年11月27日
发明者园山浩史, 柴原辉, 辻壮介 申请人:株式会社瑞萨科技
技术领域：
本发明涉及用于显示控制的半导体集成电路器件，以及可以有 效地应用于例如驱动液晶显示(LCD)面板的LCD控制器/驱动器的 技术。
背景技术：
近年来，具有二维地设置成矩阵的用于显示的多个像素的点阵 型液晶面板通常用作诸如移动电话和个人数字助理(PDA)的便携式 电子设备的显示单元。在设备内部设置有液晶显示控制器件(LCD 控制器)，其以半导体集成电路形式实现，且负责液晶面板的显示 控制；以及LCD驱动器，用于在控制器件或组合LCD控制器和LCD 驱动器而构建的LCD驱动和控制器件(LCD控制器/驱动器)的控制 下驱动液晶面4反。
关于包括在使用LCD单元的移动电话中的显示驱动和控制器件 (LCD驱动和控制器件)的描述例如可以参阅专利文献1。日本未审专利公开No. 2005-4343
发明内容
本发明对上述用来驱动移动电话或PDA的LCD面板的液晶显示 (LCD)驱动和控制器件(LCD控制器/驱动器)进行了研究。根据该 研究，对于所设置的用来在LCD控制器/驱动器中存储显示数据以便
以QVGA分辨率即320 x 240像素的分辨率驱动LCD面板的随机访问 存储器(RAM)而言，其在10MHz量级上的访问周期不会引起产品规 范上的问题。然而，在800 x 480像素的WVGA分辨率的情况下，已 证明需要更高速的存储器访问周期来满足WVGA分辨率，因为尽管在 WVGA中由于像素数目增大引起要传送的数据量也增大，但产品规范 仍要求保持和QVGA情况中一样快的数据传送时间。在这个方面，考 虑到在移动电话和PDA中设置LCD控制器/驱动器并且从在待机状态 消耗尽可能低的电流的角度而言，通过提高存储器件的电流承载能 力来改进RAM的性能并不是合适的。
本发明的 一 个目的是提供一种用于在不提高存储器件的电流承 载能力的情况下实现更高速的存储器访问周期的技术。
通过说明书和附图的描述，本发明的上述目的和其它目的以及 新颖特征将变得明显。
本申请中公开的本发明的典型方面概括如下。
一种用于显示控制的半导体集成电路器件，设置有存储单元阵 列，其中以阵列来布置能够存储显示数据的多个存储单元；外围电
路，位于存储单元阵列的外围，能够实现将显示数据写入到显示数 据存储器中以及将显示数据从显示数据存储器中读出；以及控制电 路，其能够控制经由外围电路对存储单元阵列的读写操作。存储单 元阵列包括多个存储块，每个存储块都能够存储显示数据。控制电 路包括控制逻辑，该控制逻辑能够以下列方式实现对存储块的写操 作的并行处理在完成对存储块中的一个存储块的数据写入之前， 开始对另一存储块的数据写入。由此，可以执行对存储块的写操作 的并行处理。
以下简要描述通过本申请中公开的本发明的典型方面可以获得 的有益效果。
因此，可以提供一种在不提高存储器件的电流承载能力的情况下 实现对显示数据存储器的更高速访问周期的技术。
图l是示出LCD控制器/驱动器的配置的例子的框图，该LCD控 制器/驱动器是根据本发明的用于显示控制的半导体集成电路器件 的例子。
图2示出LCD控制器/驱动器以及由其所驱动的LCD面板。
图3是示出LCD控制器/驱动器主要部分的配置的例子的框图。
图4是示出LCD控制器/驱动器主要部分的配置的另一例子的框图。
图5A和5B示出对图3所示配置中的存储块的行向写入。 图6A和6B示出对图4所示配置中的存储块的列向写入。 图7是示出LCD控制器/驱动器主要部分的配置的另一例子的框图。
图8是图7所示配置的操作时序图。 图9示出LCD控制器/驱动器的行向写入和列向写入。 图10A和10B是对图3所示配置中的显示存储器的写入操作的 时序图。
图11是LCD控制器/驱动器的配置的另 一例子中的操作时序图。 图12示出LCD控制器/驱动器的配置的另一例子。
具体实施例方式
1.典型实施例。首先，概述这里所公开发明的典型实施例。在 对典型实施例的该概要描述中，为识别附图中部件而在括号中给出 的参考标记或标号只是参考标记或标号所指部件的概念中所涵盖的 有代表性的实体。根据本发明典型实施例的用于显示控制的半导体集成电路 器件(200 ),包括存储单元阵列(ARY)，其中以阵列来布置能 够存储显示数据的多个存储单元；外围电路(100-1、 101-1、 102-1、 103-1),位于存储单元阵列的外围，能够实现将显示数据写入到存 储单元阵列中以及将显示数据从存储单元阵列中读出；以及控制电
路，其能够控制经由外围电路对存储单元阵列的读写操作。存储单
元阵列包括多个存储块(100-2、 101-2、 102-3、 103-2)，每个存 储块都能够存储显示数据。控制电路包括控制逻辑(400 )，该控制 逻辑能够以下列方式实现对存储块的写操作的并行处理在完成对 存储块中的一个存储块的数据写入之前，开始对另一存储块的数据 写入。借助于这种配置，由于以下列方式执行对存储块的写操作的 并行处理在完成对存储块中的一个存储块的数据写入之前，开始 对另一存储块的数据写入，所以可以缩短写周期并实现更高速的存 储器访问周期。而且，在这种情况下，也不需要提高存储器件的电 流承载能力。更具体而言，在根据本发明 一个实施例的用于显示控制的半 导体集成电路(200 )中，控制逻辑可以配置成，当以一个像素数据 为单位执行对存储单元阵列的数据写入时，使得在完成将一 个像素 数据写入到一个存储块之前，开始将下一像素数据写入到另一存储 块中。存储单元阵列可以分成多个列向和行向的存储块。控制逻辑配置成能够通过输入访问命令来进行顺序操作，并 且在存储块之间可以共享数据总线(D-BUS)和地址总线(A-BUS)。传送控制电路(401 )可以设置成以将由显示单元显示的逐线 的数据顺序对来自存储块的输出数据进行重新布置，且然后将重新 布置的数据传送到下一电路。传送控制电路以将由显示单元显示的逐线的数据顺序对来自 存储块的输出数据进行重新布置，且然后将重新布置的数据传送到 下一电路，被重新布置的输出数据在传递期间通过总线(F-BUS)传 送至下一电路，在该总线上可以以时分方式传送来自存储块的输出 数据。提供了窗口功能，所述窗口功能能够实现对通过设定可选地 址而限定的矩形区域进行连续访问，并且当用n来表示所分割的存 储块的数目时，列数和行数被设定成n的倍数。用于显示控制的半导体集成电路可以配置成使得在一系列 的用于写入的写周期中插入命令周期，且在命令周期中接受用于随 才几访问的命令。用于显示控制的半导体集成电路可以配置成使得当N表示 在显示数据传送期间顺序选择的存储器内部地址中的 一 个存储器内 部地址时，将地址N和地址N+l分配给不同的存储块。 2.实施例的描述。然后更为详细地描述实施例。 图1示出了一种液晶显示(LCD)控制器/驱动器，该LCD控制器 /驱动器是根据本发明的用于显示控制的半导体集成电路的例子。如 图2所示，该LCD控制器/驱动器200驱动点阵型LCD面板300。尽 管不是限制性的，但该LCD面板300支持WVGA且具有800 x 480像 素的分辨率。如图1所示，LCD控制器/驱动器200包括显示数据存 储器2 06 ，作为存储器来存储在点阵型LCD面板上以图形方式显示的 数据，且该LCD控制器/驱动器200与用于对存储器进行读写的电路 以及输出LCD面板驱动信号的驱动器一起，在单个半导体衬底上构 造为半导体集成电路。
LCD控制器/驱动器200设置有控制单元201,该控制单元201 根据来自外部微处理器、微计算机等的命令来控制芯片内部的所有 部件。LCD控制器/驱动器200还设置有脉冲发生器202，其基于 来自外部的振荡信号或来自耦合到外部终端的振荡器的振荡信号生 成芯片内部的参考时钟脉冲；以及时序控制电路203，其基于时钟脉 冲生成芯片内部的各种电路的操作时序的时序信号。
L C D控制器/驱动器2 0 0进 一 步设置有系统接口 2 0 4,其接收诸如 经由未示出的系统总线从微计算机等传送的静态显示数据之类的数 据和指令并将显示数据发送给微计算机。LCD控制器/驱动器200进 一步设置有外部显示数据接口 205，其接收经由未示出的显示数据总 线从应用处理器等传送的水平和垂直同步信号HSYNC、 VSYNC以及动 态图像数据。
此外，LCD控制器/驱动器200设置有显示数据存储器2G6和位 转换(BGR)电路207，显示数据存储器206存储位图形式的显示数 据，BGR电路207执行诸如对从微计算机写入的RGB数据的位进行重 新布置的位处理。LCD控制器/驱动器200还设置有写入数据锁存电 路208、读取数据锁存电路209以及地址生成电路210，写入数据锁 存电路208锁存并保持通过位转换电路207转换的显示数据或者经 由外部显示数据接口 205输入的显示数据，读取数据锁存电路209 保持从显示数据存储器206读取的显示数据，并且地址生成电路210 生成对显示数据存储器206的选定地址。
显示数据存储器206由包括多个存储单元、字线和位线(数据线) 的存储阵列以及可读/写RAM组成，该可读/写RAM具有地址解码器， 该解码器将从地址生成电路210供给的地址解码成选择存储阵列内 的字线和位线的信号。显示数据存储器206还包括放大从存储单元
列内的位线的写驱动器。尽管不是限制性的，但在此实施例中，存 储阵列配置成具有172， 800字节的存储容量且允许通过17位地址 信号对列U8位)进行数据读写。
还进一步设置有用于要在面板上显示的数据的锁存电路212，以 便顺序锁存从显示数据存储器206读取的显示数据。LCD控制器/驱 动器还设置有LCD驱动电平生成电路216、色调电压生成电路217 和Y调整电路218， LCD驱动电平生成电路216生成驱动液晶面板所 需的处于多级电平的电压，色调电压生成电路217生成为生成显示 彩色和灰度图像的波形信号所需的色调电压，y调整电路218设定色 调电压以便校正液晶面板的y特性。
在用于要在面板上显示的数据的锁存电路212之后，设置源极 线驱动电路215,其在从色调电压生成电路217供给的色调电压中选 择与从用于要在面板上显示的数据的锁存电路212输出的数据对应 的电压，并输出该电压(源极线驱动信号)Sl-S480，该电压S1-S480 又被施加到作为液晶面板的信号线的源极线。此外，还设置有栅 极线驱动电路219,其输出被施加到作为液晶面板的选择线的栅极线
(也称作公共线)的电压(栅极线驱动信号)G1-G800;以及扫描数 据生成电路220,其由移位寄存器等构成，生成扫描数据，用于将液 晶面板的每条栅极线依次驱动到所选电平。
还进一步设置有内部参考电压生成电路221和电压调节器222, 内部参考电压生成电路221生成内部参考电压，电压调节器222通 过逐步降低从外部供给的例如3. 3V或2. 5V的电压Vcc来为内部逻 辑电路生成例如为1. 5V的供给电压VDD。在图1中，SEL1、 SEL2是 数据选择器，每个数据选择器都可以在由时序控制电路输出的选择 信号的控制下允许多个输入信号中的任意输入信号通过。
控制单元201设置有用于控制诸如LCD控制器/驱动器200的工 作模式之类的芯片工作状态的控制寄存器CTR,以及用于存储用来引 用控制寄存器CTR和显示数据存储器206的索引信息的索引寄存器 IXR。当外部微计算机等指定指令以通过将指令写入到索引寄存器中 来执行时，控制单元201生成并输出与指定的指令对应的控制信号。
在上述配置的控制单元201的控制下，LCD控制器/驱动器200 执行呈现(rendering)处理，其中LCD控制器/驱动器200根据来 自微计算机等的命令和数据，顺序地将显示数据写入到显示数据存 储器206中以便将图像显示在未示出的液晶面板上。LCD控制器/驱 动器还执行读取处理，其中LCD控制器/驱动器周期性地从显示数据 存储器206中读取显示数据，且生成和输出被施加到液晶面板的源 极线的信号以及生成和输出被顺序施加到栅极线的信号。
系统接口 204接收从诸如微计算机的系统控制器件传送来的诸 如要被设定在寄存器中的数据和显示数据的信号以及将显示数据发 送到系统控制器件，其中这些数据是呈现到显示数据存储器206中 所需要的。在这个实施例中，系统接口配置成使得可以根据IM3-1 和IM0/ID终端的状态，从作为Series 80接口的18位、16位、9 位、8位并行或串行输入/输出接口中选^^f壬一接口 。
LCD控制器/驱动器200设置有用于显示数据存储器206的修复 电路2 30和修复信息设定电路240，修复电路230修复存储器数据内
容的错误位，修复信息设定电路240保留包括错误位的待修复的存 储器行的地址作为修复信息。尽管不是限制性的，但作为修复信息 设定电路240,这里使用可以存储待修复的存储器行或列的地址的熔 断器电路。根据设定在修复信息设定电路240中的修复信息，修复 电路230用冗余部分来替换显示数据存储器206中包括错误位的字 线或数据线部分。在显示数据存储器206中，除了用于存储显示数 据的正常存储空间之外，单独设置了修复区域(修复存储区域)2 06a。 修复区域206a包括用于修复字线的字线修复区域和用于修复数据线 的数据线修复区域。根据设定在修复信息设定电路240中的信息， 执行通过修复电路230的冗余修复。这可能在以下的各种情况下发 生当显示数据经由写数据锁存电路208被写入到显示数据存储器 206中时，当存储在显示数据存储器206中的数据被读出以便传送到 系统侧时，以及当存储在显示数据存储器206中的数据经由用于要 显示在面板上的数据的锁存电路212被读出时。
图3示出LCD控制器/驱动器200的主要部分的配置的例子。 显示数据存储器206包括存储单元阵列ARY和控制逻辑400，在 存储单元阵列ARY中能够存储显示数据的存储单元以阵列形式被行 向和列向布置。存储单元阵列ARY在行向被分成两个存储块100-2、 101-2。
在存储块(块0) 100-2的外围，布置有用于读取的显示数据且 能够对从存储器块100-2中输出的显示数据进行锁存的锁存电路
100- 3和外围电路100-1。
在存储块(块1) 101-2的外围，布置有用于读取的显示数据且 能够对从存储器块101-2中输出的显示数据进行锁存的锁存电路
101- 3和外围电路101-1。
控制逻辑400输出分别用于存储块、数据和地址信号的读/写控 制信号RWO、 RW1。读/写控制信号RW0供给到外围电3各100-1，且该 读/写控制信号RWO能够控制从存储块100-2读取数据以及控制将数 据写入到存储块100-2。读/写控制信号RW1供给到外围电路101-1，
且该读/写控制信号RW1能够控制从存储块101-2读取数据以及控制 将数据写入到存储块101-2。控制逻辑400经由数据总线D-BUS耦合 到外围电路100-1、 101-1。对外围电路100-1、 101-1的数据收发可 以经由该数据总线D-BUS来执行。此外，控制逻辑400经由地址总 线A-BUS耦合到外围电路100-1、 101-1。通过该地址总线A-BUS可 以执行读取地址和写入地址向外围电3各100-1、 101-1的传送。
在这个例子中，内部逻辑地址被如下地分配给存储块100-2、 101-2。
偶数的列地址被分配给存储块100-2且奇数的列地址被分配给 存储块101-2。如图5A所示，通过这样的地址分配，才艮据列地址为 奇数还是偶数，将逐像素的显示数据写入到显示数据存储器206中 的不同块中。即，在连续的行向访问中，如果对显示数据存储器206 设置偶数的列地址，则数据被写入到存储块(块0) 100-2,如果对 显示数据存储器206设置奇数的列地址，则数据被写入到存储块(块 1)101-2。列地址每次增加或减少时，交替给出偶数列或奇数列。 因而，将显示数据分布在存储块(块0)100-2和存储块(块1 )101-2 中，并写入到每个块中。如图5B中所示，将这种写入定义为与LCD 面板300的水平方向对应的行向写入。对于显示数据存储器206的 行向写入，按行地址和列地址的增加和减少的不同组合，可以有四
种模式。
图IOA和图IOB示出对显示数据存储器206的写入操作的时序。 为了进行比较，图IOB示出图3中所示配置的存储器的写入操 作的时序，图1 OA示出本例写入操作的时序。
这里，与图3中所示配置不同，在存储器没有被分成块的情况 下，如图10A所示，每次写使能信号WR为低电平时，通过内部数据 总线来传送来自外部数据总线DB的显示数据(Data)。这时，给出 内部地址信号，通过该信号执行向显示数据存储器206的数据写入。
在这种情况下，在完成在当前写周期中的一个像素数据的写入后， 在下一写周期开始另一像素数据的写入。例如，在完成在一个像素
的第一显示数据Datal的写入后，在下一写周期开始另一像素的下 一显示数据Data2的写入。在完成显示数据Data2的写入后，在下 一写周期开始一个像素的下一显示数据DaU3的写入。
另一方面，根据图3所示配置，由于偶数的列地址分配给存储 块100-2且奇数的列地址分配给存储块101-2,如图IOB所示，因此 在完成对存储块100-2的数据写入之前，可以开始对存储块101-2 的数据写入。在完成对存储块101-2的写入前，可以开始对存储块
100- 2的数据写入。例如，在完成将一个像素的第一显示数据Datal 写入到存储块(块0) 100-2中前，可以在下一写周期中开始将一个 像素的下一显示数据Data2写入到存储块101-2中。在完成该显示 数据Data2的写入前，可以在下一写周期中开始将一个像素的下一 显示数据Data3写入到存储块100-2中。这样，可以并行地执行对 存储块100-2的数据写入和对存储块101-2的数据写入。因而，图 10B中所示的写入操作可以使写周期比图10A所示情形中的写周期 更短，且可以获得更高速的存储器访问周期。另外，不需要提高存 储器件的电流承载能力。
如上所述，对显示数据存储器206分配内部逻辑地址，且如果 列地址是偶数则将数据写入到存储块(块0) 100-2,如果列地址是 奇数则将数据写入到存储块(块1 ) 101-2。因此，当从显示数据存 储器206中读取显示数据时，对显示数据进行重新布置以符合与LCD 面板300的终端配置对应的物理寻址。由传送电路402在传送控制 电路401的控制下执行该显示数据的重新布置。
应注意到，在存储器置于可读状态后，结束该写操作。这是为 了更高速地读取要在异步工作的LCD面板300上显示的数据。
图7示出了传送控制电路401和传送电3各402的配置的例子。
如图7所示，传送控制电路401包括选择器71、锁存选择电路 72以及总线控制电路73。用于读取的显示数据的锁存电路100-3、
101- 3、用于要在面板上显示的数据的锁存电路212、以及选择器71 通过传送总线F-BUS耦合。提供选择器71以便选择性地将来自用于
读取的显示数据的锁存电路100-3的输出数据或者来自用于读取的 显示数据的锁存电路101-3的输出数据传送至用于要在面板上显示 的数据的锁存电路212。锁存选择电路72选择性地将用于读取的显 示数据的锁存电路100-3、 101-3中的任一个设置在数据输出状态。 总线控制电路73通过控制选择器71的操作，能够实现将来自用于 读取的显示数据的锁存电路100-3、 101-3的显示数据时分传送至用 于要在面板上显示的数据的锁存电路212。 图8示出显示面板的时分传送的方案。
当通过传送激活信号指示传送开始时，与传送时钟信号同步地 执行数据传送。具体而言，从存储块100-2读取显示数据Data0、
Data2、 Data4.....n，并通过用于读取的显示数据的锁存电路100-3
锁存，同时从存储块101-2读取显示数据Datal、 Data3、 Data5.....
n+l，并通过用于读取的显示数据的锁存电路101-3锁存。通过选 择器71执行数据片(patch)切换，使得通过用于要在面板上显示 的数据的锁存电路212锁存为了符合与LCD面板300的终端配置对 应的物理寻址而以Data0、 Datal、 Data2、 Data3、…、n、 n+l的 顺序重新布置的显示数据。
这里，在没有在传送总线F-BUS上执行时分传送的情况下，用 于显示数据的重新布置的复杂布线将不可避免地存在于用于读取的 显示数据的锁存电路100-3、 101-3与用于要在面板上显示的数据的 锁存电路212之间。这种布线区域将成为芯片尺寸减小的瓶颈。
另一方面，如果采用图7所示的配置，则通过使用时分方式的 传送总线F-BUS可以避免布线区域的显著增大。
根据上述例子，可以获得以下的有益效果。 (1)可以并行执行对存储块100-2的数据写入和对存储块 101-2的数据写入；因而，可以使写周期更短且可以实现更高速的存 储器访问周期。另外，不需要提高存储器件的电流承载能力。
(2 )通过使用时分方式的传送总线F-BUS可以避免布线区域的 显著增大。200710192732.5
说明书第12/14页
图4示出LCD控制器/驱动器200的主要部分的配置的另一例子。 图4所示的LCD控制器/驱动器200与图3所示的LCD控制器/ 驱动器的主要不同在于，存储单元阵列ARY不仅在行向分割还在列 向分割。具体而言，根据图4所示的配置，存储单元阵列ARY分成 四个存储块100-2、 101-2、 102-2、 103-2。关于各个存储块，外围 电路100-1、 101-1、 102-1、 103-1和用于读取的显示数据的锁存电 路100-3、 101-3、 102-3、 103-3分别相邻设置。传送电路402位于 用于所读取的显示数据的锁存电路100-3、 101-3和用于所读取的显 示数据的锁存电路102-3、 103-3之间。读/写控制信号RWO供给到 外围电路100-1,且该读/写控制信号RWO能够控制从存储块100-2 读取数据和控制向存储块100-2写入数据。读/写控制信号RW1供给 到外围电路101-1,且该读/写控制信号RW1能够控制从存储块 101-2读取数据和控制向存储块101-2写入数据。
读/写控制信号RW2供给到外围电路102-1,且该读/写控制信 号RW2能够控制从存储块102-2读取数据和控制对存储块102-2写 入数据。读/写控制信号RW3供给到外围电路103-1,且该读/写控 制信号RW3能够控制从存储块103-2读取数据和控制对存储块103-2 写入数据。控制逻辑4 00经由数据总线D-BUS耦合到外围电路100-1 、 101-1、 102-1、 103-1。可以通过该数据总线D-BUS对外围电路IOO-I、 101-1、 102-1、 103-1执行数据收发。进一步，控制逻辑400经由地 址总线A-BUS耦合到外围电路100-1、 101-1、 102-1、 103-1。可以 通过该地址总线A-BUS对外围电路100-1、 101-1、 102-1、 103-1执 行读地址和写地址的传送。
如下向存^诸块100-2、 101-2、 102-2、 103-2分配内部逻辑地址。 具体而言，向存储块100-2分配偶数的列地址和偶数的行地址。 向存储块101-2分配奇数的列地址和偶数的行地址。向存储块102-2 分配偶数的列地址和奇数的行地址。向存储块103-2分配奇数的列 地址和奇数的行地址。如图6A所示，通过这样的地址分配，根据作 为奇数或偶数的偶数或奇数列地址与偶数或奇数行地址的组合，逐
像素的显示数据被写入到显示数据存储器206中的不同块中。具体 而言，指定偶数列地址和偶数行地址的数据将被写入到存储块
100- 2。指定奇数列地址和偶数行地址的数据将被写入到存储块
101- 2。指定偶数列地址和奇数行地址的数据将被写入到存储块
102- 2。指定奇数列地址和奇数行地址的数据将被写入到存储块
103- 2。因此，可以4丸^f亍如图6B所示的与LCD面斧反300的垂直方向 对应的列向写入以及如图5B所示的与LCD面板300的水平方向对应 的行向写入。对于对显示数据存储器206的列向写入，按照行地址 和列地址的增加和减少的不同组合，可以有四种才莫式。
根据上述的例子，可以获得以下的有益效果。
(1 )根据图4所示的配置，因为存储单元阵列ARY被分成四个 存储块，所以可以并行执行对多个存储块的数据写入。因而，可以 使写周期更短且可以实现更高速的存储器访问周期。另外，不需要 提高存储器件的电流承载能力。
(2 )存储单元阵列ARY不仅在行向进行分割，还在列向进行分 割。这样使得能够执行如图6B所示的与LCD面板300的垂直方向对 应的列向写入以及如图5B所示的与LCD面板300的水平方向对应的 4亍向写入。
尽管以上具体描述了由发明人作出的本发明，但应理解，本发 明不限于上述描述且可以在不离开本发明的精神的范围内进行各种 修改。
例如，如图11所示，在一系列写入周期中可以插入命令周期， 且在该命令周期中可以接受对LCD控制器/驱动器200的外部命令 (LCD配置命令)。这样可以通过外部命令来改变LCD控制器/驱动 器200的操作设定。可以接收用于设定存储块地址的命令作为外部 命令。通过考虑下一写访问中的地址，可以随机地访问存储块。
如图12所示，可以提供以下功能设定存储单元阵列ARY中的 可选地址(a)、 (b) 、 (c) 、 (d)并能够对由该地址限定的可 选矩形区域(窗口区域)进行连续访问。如果采用这种窗口限定功能，则当"n"表示存储单元阵列被分成"n"块时，在窗口区域内 的列数和行数都被设定成"n"的倍数。之所以这样做是因为以下的 理由。
例如，如果存储阵列分成两块，则指定偶数列地址的数据被写 入到存储块(块0) 100-2中，且指定奇数列地址的数据被写入到存 储块(块l) 101-2中。在行向写入中，假设在偶数地址写入第一线 上的第一数据，则第一线上的最后数据写入在奇数地址。所以与第 一线的情况一样，第二线上的数据写入可以开始于偶数地址。这样， 因为每条线上的第 一数据总是可以在偶数地址写入，所以可以在并 不复杂的情况下控制对窗口区域的数据读写。
存储单元阵列可以只在行向分割或只在列向分割或在行向与列 向上都分割。在每种情况下，阵列都可以分成任意数目的块。
在以上的描述中，主要针对本发明在生成和输出用于驱动液晶 面板的信号的LCD控制器/驱动器上的应用，说明了由本发明人作出 的本发明，LCD控制器/驱动器可以视作本发明的背景应用领域。然 而，本发明并不限于此，且还可以应用于驱动诸如有机EL显示面板 的非LCD显示器的用于显示控制的半导体集成电路。
权利要求
1.一种用于显示控制的半导体集成电路器件，包括存储单元阵列，其中以阵列来布置能够存储显示数据的多个存储单元；外围电路，位于所述存储单元阵列的外围，能够实现将显示数据写入到所述存储单元阵列中以及将所述显示数据从所述存储单元阵列中读出；以及控制电路，能够控制经由所述外围电路对所述存储单元阵列的读写操作，其中所述存储单元阵列包括多个存储块，每个存储块都能够存储所述显示数据，并且其中所述控制电路包括控制逻辑，该控制逻辑能够以下列方式实现对所述存储块的写操作的并行处理在完成对所述存储块中的一个存储块的数据写入之前，开始对另一存储块的数据写入。
2. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，当以一个像素数据为单位将数据写入到所述存储单元阵列中 时，所述控制逻辑在完成将一个像素数据写入到一个存储块之前， 开始将下 一像素数据写入到另 一存储块中。
3. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述存储单元阵列包括以阵列形式在行向和列向上布置的能 够存储所述显示数据的存储单元，所述存储单元阵列在行向上分成 多个存储块。
4. 根据权利要求3所述的用于显示控制的半导体集成电路器件， 其中，当N表示在显示数据传送期间顺序选择的存储器内部地址中 的一个地址时，地址N和地址N+l分配给不同的存储块。
5. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述存储单元阵列包括以阵列形式在行向和列向上布置的能 够存储所述显示数据的存储单元，所述存储单元阵列在列向上分成 多个存储块。
6. 根据权利要求5所述的用于显示控制的半导体集成电路器件， 其中，当N表示在显示数据传送期间顺序选择的存储器内部地址中 的一个地址时，地址N和地址N+ 1分配给不同的存4诸块。
7. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述存储单元阵列包括以阵列形式在行向和列向上布置的能 够存储所述显示数据的存储单元，所述存储单元阵列在行向和列向 上分成多个存储块。
8. 根据权利要求7所述的用于显示控制的半导体集成电路器件， 其中，当N表示在显示数据传送期间顺序选择的存储器内部地址中 的一个地址时，地址N和地址N+ 1分配给不同的存储块。
9. 根据权利要求1所述的用于显示控制的半导体集成电路器件， 其中，所述控制逻辑配置成能够通过输入访问命令进行顺序操作， 且在所述存储块之间共享数据总线和地址总线。
10. 根据权利要求1所述的用于显示控制的半导体集成电路器 件，进一步包括传送控制电路，用于以将由显示单元显示的逐线的 数据顺序对来自所述存储块的输出数据进行重新布置，且然后将所 重新布置的数据传送到下一电路。
11. 根据权利要求10所述的用于显示控制的半导体集成电路器对来自所述存储块的输出数据进行重新布置，且然后将所重新布置 的数据传送到下 一 电路，所重新布置的输出数据在传送期间通过总 线传至下一电路，其中在该总线上可以以时分方式传送来自所述存 储块的输出数据。
12. 根据权利要求1所述的用于显示控制的半导体集成电路器 件，其中，提供了窗口功能，所述窗口功能能够实现对通过设定可 选地址而限定的矩形区域进行连续访问，并且当用n来表示所分割 的存储块的数目时，列数和行数被设定成n的倍数。
13. 根据权利要求1所述的用于显示控制的半导体集成电路器 件，其中，在一系列的用于写入的写周期中插入命令周期，且在所 述命令周期中接受用于随机访问的命令。
全文摘要
这里公开的用于显示控制的半导体IC器件的目的在于，在不提高存储器件的电流承载能力的情况下，实现更高速的存储器访问周期。该IC器件设置有能够存储显示数据的存储单元阵列、能够实现对显示数据的读写的外围电路以及能够控制对存储单元阵列的读写操作的控制电路。存储单元阵列包括多个存储块。控制电路包括控制逻辑，该控制逻辑能够以下列方式实现对写操作的并行处理在完成对一个存储块的数据写入之前，开始对另一存储块的数据写入。通过对写操作的并行处理，缩短了写周期。
文档编号G09G5/00GK101192397SQ20071019273
公开日2008年6月4日 申请日期2007年11月16日 优先权日2006年11月27日
发明者园山浩史, 柴原辉, 辻壮介 申请人:株式会社瑞萨科技
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