半导体电路、扫描电路及采用该扫描电路的显示装置的制作方法
专利名称：半导体电路、扫描电路及采用该扫描电路的显示装置的制作方法
技术领域：
本发明涉及半导体电路及采用了该半导体电路的半导体装置，尤其涉
及只利用N沟道晶体管或P沟道晶体管等薄膜晶体管而构成的半导体电 路、扫描电路及采用了该扫描电路的显示装置。
背景技术：
对于一般的有源矩阵型的驱动电路一体型液晶显示器进行说明。在绝 缘基板上形成的多晶硅TFT (Thin Film Transistor:薄膜晶体管)以往为 了高温工艺需要昂贵的石英基板，其被应用在小型、附加值高的显示面板 中。
随后，开发出了通过减压(LP) CVD (Chemical Vapor Deposition)、 等离子(P) CVD、溅射等方法形成前驱膜，利用激光对其进行退火来进 行多结晶化的技术，即玻璃基板等以能够使用的低温形成多晶硅TFT的技 术。
而且，同时氧化膜形成技术、微细加工技术、电路设计技术也不断进 步，结果，能够制造将显示面板的周边电路集成到与像素相同的基板上的 移动电话、便携设备、笔记本PC用的多晶硅TFT显示面板。
作为具体的例子可举出专利文献1 (特开2004—046054号公报)。
图16是表示专利文献1中记载的、以往一般的驱动线路一体型液晶 显示装置的显示器系统的构成框图。
参照图16，以往的驱动电路一体型液晶显示装置中，在显示器件基板 101上由多晶硅TFT —体化形成有以矩阵状布线、并配置有M行N列 像素的有源矩阵显示区域110;行方向的扫描电路(扫描线(栅极线)驱 动电路)109;列方向的扫描电路(数据线驱动电路)3504;模拟开关3505; 和电平移动器3503等。
控制器113、存储器lll、数字模拟变换电路(DAC电路)3502、扫
描电路/数据寄存器3501等是在单晶硅晶片上形成的集成电路芯片(IC芯 片)，被安装在显示器件基板101的外部。模拟开关3505具有与有源矩 阵显示区域110列方向的数据线条数N相同的输出数。
而且，在由多晶硅TFT构成的现有驱动电路一体型的液晶显示器之 中，还存在着DAC电路等一体化形成有更复杂的电路的装置。
图17是表示内置有DAC电路的液晶显示装置的现有显示器系统的构 成框图。
在现有的DAC电路内置型的液晶显示装置中，除了与不内置DAC电 路的图16的装置同样的、以矩阵状布线并配置有M行N列像素的有源矩 阵显示区域110;行方向的扫描电路109;和列方向的扫描电路3506之外， 在显示器件基板101上还一体化形成有数据寄存器3507、锁存电路105、 DAC电路106、选择电路107、电平移动/时间缓冲器108等电路。
在该构成中，被安装在显示器件基板101的外部的控制器IC不包括 使用高电压的DAC电路，能够由存储器111、输出缓冲器112、控制器 113全部为低电压的电路/元件构成。结果，由于可在不并用为了生成写入 到液晶的电压信号所必要的高电压用工艺的情况下制作IC，所以，其价格 与混载有上述DAC的IC相比，可被抑制得较低。
上述的液晶显示装置形体薄、重量轻。因为具有这样的特征，所以， 这些液晶显示装置被搭载在便携式信息处理装置中。
而且，上述液晶显示装置是基于一般的CMOS (Complementary Metal —Oxide Semiconductor)构成的驱动电路一体型的显示装置的一个例子。 通过采取CMOS构成，例如可以通过采用了反向器(inverter)电路及时 钟控制反向器(clocked inverter)电路的静态电路来实现构成上述行方向 的扫描电路109、或者列方向的扫描电路3056等的扫描电路的移位寄存器 电路。
不限定于CMOS构成的TFT电路，还提出了仅由NMOS、或PMOS 的TFT构成的、所谓由单沟道的TFT构成的驱动电路一体型显示装置。 单沟道的TFT电路与CMOS构成的TFT电路相比，由于所使用的层数少， 所以，能够减少光致掩模数、縮短制造期间，因此，与CMOS构成的TFT 电路相比，可期待以低成本进行制作。
<2时钟型的构成>
作为采用了上述单沟道TFT的电路，表示了专利文献2 (特开2004 —78172)所公开的构成。图18是专利文献2 (特开2004—78172)的移 位寄存器的框图。图19是表示专利文献2 (特开2004—78172)的移位寄 存器的具体电路构成的图。图20是专利文献2 (特开2004—78172)的移 位寄存器的输出波形图。另外，图21是用于对专利文献2 (特开2004— 78172)的移位寄存器的驱动波形进行说明的波形图。
如图18所示，移位寄存器纵向顺序连接有9个级段(stage) (SRH1 SRH9)。即，各级段的输出端子(OUT)与下一个级段的输入端子(IN) 连接。
级段的数量由与数据线块对应的8个级段(SRH1 SRH8)和一个虚 设级段(SRH9)构成。各级段具有输入端子(IN)、输出端子(OUT)、 控制端子(CT)、时钟输入端子(CK)、第一电源电压端子(VSS)、 第二电源电压端子(VDD)。
8个级段(SRH1 SRH8)向各数据线块(BL1 BL8)的块选择端子 分别提供块选择信号(DE1 DE8)。块选择开始信号是各线块的使能信 号。
参照图19、图20和图21对各级段的动作进行说明。
图19是表示图18的移位寄存器164的第N级构成的图。GOUT[N— 1〗是第N—1级的输出(N=l的情况下为STH) ， G0UT[N+1]是第N+1 级的输出，GOUT[N]是第N级的输出。从输入端子IN(图19的G0UT[N 一l])向上拉驱动部173的晶体管M3的栅极输入的扫描开始信号(STV) (当前段晶体管为SRH1时，是输入到输入端子IN的图18的STH)的上 升沿，使晶体管M3导通，上拉部171的电容器C开始被充电。由此，上 拉晶体管M1被接通(turn on)，在输出端子显示第一时钟信号(CKV) 的high电平区间。
如果输出端子(OUT,对应图19的GOUT[N])显示时钟信号的high 电平区间，则该输出电压被电容器(C)自举(bootstrap)，上拉晶体管 Ml的栅极线驱动电压上升为接通电压(VON)以上。
另一方面，在下拉驱动部174被输入开始信号之前，第一节点(Nl)
通过第六晶体管M6被上升为第二电源电压(VON)，使得第二晶体管 M2被接通。因此，输出端子(OUT，对应于图19的GOUT[N])的输出 信号的电压成为第一电源电压(VOFF)状态。如果输入了扫描开始信号 (STV)，则第七晶体管M7将被接通。
这里，如果第二节点(N2)的电位通过第六晶体管M6开始上升，则 第四晶体管M4开始被接通，由此，电容(C)的充电电压通过第四晶体 管M4开始放电。从而，上拉晶体管(Ml)也开始被接通。接着，由于对 控制端子(CT)提供的下一个级段的输出信号GOUT (N+l)上升为接 通电压，所以，第五晶体管(M5)被接通。
而且，第二节点(N2)被接通，输出端子OUT以接通电压(VON) 被降低为截至电压(VOFF)。
根据上述的动作，通过各级段动作，可顺次稳定地产生输出信号 GOUT[l] GOUT[4]。
<4时钟型的构成>
作为由4时钟信号(C1 C4)控制的电路构成，在专利文献3 (特开 2000—155550号公报)中公开了一种图22所示的电路。其由第一NMOS 晶体管Tl 第六NMOS晶体管T6和电容器CAP1、 CL1及CL2构成。 参照图22、图23，对该电路的动作进行说明。
当在第一节点Pl上成为high电平时，晶体管T5被接通。如果在该 状态下C1成为high逻辑电平,则输出线14i经由晶体管T5的漏极及源极， 来充电所供给的Cl的high电平的电压。
当high电平的Cl被提供给输出线14i时，CAP1使第一节点Pl的电 压上升到Cl的电压电平。通过由该CAP1增加栅极电压，晶体管T5可无 衰减地将high电平的Cl向输出线14i侧传递。
如果Cl从high电平向low电平迁移，则输出线14i的电压也同样向 low电平迁移。这是因为晶体管T5通过第一节点P1的电位将接通状态维 持为原样。
接着，如果C3从low电平向high电平迁移，则晶体管T3按照P2的 电压具有high电平的方式被接通。
晶体管T2也通过自身的栅极被施加的第二节点P2的high电平的电
压而接通，将第一节点Pl上的电荷向与VSSL连接的VSS侧放电。
同样，晶体管T6也响应被提供给自身的栅极的第二节点P2的high
电平，使得输出线14i的输出信号成为low电平。
专利文献1特开2004—046054号公报(第31—32页、图37、 38)专利文献2特开2004—78172号公报(第36 — 37页、图5 —图9)专利文献3特开2000—155550号公报(第27页、图l、图2、图
3)
将专利文献l一3各自公开的内容引用到本说明书中。由本发明得出 以下的分析。在上述的现有技术中存在着下述的问题点。 <2时钟型的构成的问题点〉
当采用专利文献2 (特开2004—78172号公报)所公开的结构时，为 了维持GOUT[N]的截止状态，需要将图19中的晶体管M2维持为导通状 态。而且，到节点N2的电位自身输出，然后被下一级的GOUT复位成high 电平之后，接下来自身输出的时刻之前，需要将节点N2维持为Wgh电平。 在该构成中，基于源极/漏极与节点N2连接的晶体管M7的漏电流，使得 节点N2的电位从high电平开始缓慢降低。
由此，晶体管M2的电流驱动能力也降低，结果，难以将GOUT[N] 维持为截止状态。同样，晶体管M4的电流驱动能力也降低，使得节点 Nl迁移为浮置状态。即，晶体管M1的栅极成为开放状态。
在该状态下，晶体管M1的栅极的电位因为与晶体管M1的源极连接 的CKV、或CKVB的脉冲引起振动而变动。综上所述，GOUT[N]会原样 地输出CKV或CKVB的信号作为GOUT[N]。
艮口，在专利文献2中，因为晶体管的漏电流会引起在原本不需要输出 的时刻进行了输出的误动作。众所周知，对于晶体管而言，晶体管自身的 性能(例如阈值电压、漏电流等)会因为制造工艺时的参数变动等而变动。
尤其是在玻璃基板上制作的薄膜晶体管，由于使用了光透过性的玻璃 基板，所以还会因为光照射而产生光泄漏电流。
而且，当再成为沟道部分的硅层中，例如采用了通过照射准分子激光 来进行再结晶化的多晶硅层时，由于再结晶化后的结晶粒的大小与密度会 产生偏差，所以，将导致晶体管特性的变动。
因此，如果想要利用薄膜晶体管实现专利文献2的电路，则因为上述 晶体管特性的变动，有时会产生电路的误动作。 <4时钟型的构成的问题点>
接着，在专利文献3 (特开2000 — 155550号公报)的情况下，为了维 持图22中的输出14i的截止状态，需要将第一节点Pl维持为low电平， 将第二节点P2维持为high电平。g卩，需要使栅极与第一节点Pl连接的 晶体管T5为截止状态，使栅极与第二节点P2连接的晶体管T6为导通状 态。
这里，第二节点P2的电位有可能因为晶体管T4或晶体管T3的特性 变动，从high电平缓慢降低。图22的构成针对这种变动原因，如图23 所示，利用时钟信号C3将第二节点P2复位成high电平。通过该动作， 可以抑制因第二节点P2的浮置而引起的误动作。
但是，在专利文献3的构成中，产生了时钟信号数量增加的其他问题。 因此，由于利用薄膜晶体管来实现专利文献3的构成，所以，将引起因晶 体管特性的变动引起的电路的误动作、时钟信号数量增加的任意一个问 题。
发明内容
因此，本发明的目的在于，提供一种不增加时钟信号数量、且提高了 相对晶体管特性变动的电路动作容限的半导体电路、具备该半导体电路的 扫描电路、及具备扫描电路的显示装置。
本申请所公开的发明为了解决上述课题，大致采用了以下的构成。
本发明的一个方式(侧面)所涉及的半导体电路是接收时钟信号和开 始信号或前段的输出信号来进行驱动的半导体电路，在自身为非激活状态 下，利用比所述时钟信号周期短的信号来刷新任意的浮游节点。
本发明另一方式(侧面)所涉及的半导体电路是接收时钟信号和开始 信号或前段的输出信号来进行驱动的半导体电路，在自身为非激活状态 下，对任意的浮游节点，利用比所述时钟信号周期短的信号、和与前段的 所述浮游节点不同的浮游节点的电位来进行刷新。
在本发明又一方式(侧面)所涉及的移位寄存器中，具备多级级联的
电路要素，所述电路要素具备至少被输入第一、第二时钟信号和周期比所 述第一、第二时钟信号中至少一个的周期短的控制信号，并响应所述控制 信号的激活，生成输出信号的机构，所述输出信号被传送给邻接的所述电 路要素，在电路要素顺次激活的移位寄存器电路中，所述电路要素包括所 述半导体电路。
本发明的移位寄存器中，在前段的电路要素被激活的期间，所述控制 信号被维持为预先确定的规定逻辑值。
本发明又一方式(侧面)所涉及的显示装置包括排列有多个像素的 像素阵列、激活所述像素的控制电路，所述控制电路的至少一个包括所述 移位寄存器。
本发明所涉及的显示装置包括排列有多个像素的像素阵列、激活所 述像素的栅极线驱动电路、和对所述像素施加规定电压的数据线驱动电 路，所述栅极线驱动电路包括所述移位寄存器电路，所述控制信号兼作对 所述数据线驱动电路进行控制的信号。
本发明所涉及的显示装置包括排列有多个像素的像素阵列、激活所 述像素的栅极线驱动电路、用于对所述像素设定规定电压的预充电电路、 和对所述像素施加视频信号电压的数据线驱动电路，所述栅极线驱动电路 包括所述移位寄存器电路，所述控制信号兼作对所述预充电电路进行控制 的信号。
本发明又一方式所涉及的半导体电路具备连接在第一时钟端子与第 一电源之间的第一及第二晶体管连接在刷新端子与所述第一电源之间的 第三及第四晶体管；和连接在第二电源与所述第一电源之间的第五及第六 晶体管；所述第四及第五晶体管的控制端子与信号输入端子公共连接，所 述第三晶体管的控制端子与第二时钟端子连接，所述第一晶体管的控制端 子与所述第五及第六晶体管的连接节点连接，所述第二晶体管的控制端子 与所述第六晶体管的控制端子连接，所述第一及第二晶体管的连接节点与 输出端子连接，对所述刷新端子输入的信号的周期比向第一、第二时钟端 子输入的时钟信号的周期短。
本发明另一个方式所涉及的半导体电路包括第一和第二移位寄存器， 所述第一移位寄存器具备连接在第一时钟端子与第一电源之间的第一及
第二晶体管、连接在刷新端子与所述第一电源之间的第三及第四晶体管、 和连接在第二电源与所述第一电源之间的第五及第六晶体管；所述第四及 第五晶体管的控制端子与所述第一移位寄存器的信号输入端子公共连接， 所述第三晶体管的控制端子与第二时钟端子连接，所述第一晶体管的控制 端子与所述第五和第六晶体管的连接节点连接，所述第二晶体管的控制端 子与所述第六晶体管的控制端子连接，所述第一和所述第二晶体管的连接 节点与所述第一移位寄存器的输出端子连接。所述第二移位寄存器具备 连接在第二时钟端子与所述第一电源之间的第七及第八晶体管；连接在刷 新端子与所述第一电源之间的第九、第十、第十一晶体管；和连接在所述 第二电源与所述第一电源之间的第十二及第十三晶体管；所述第十一及第 十二晶体管的控制端子与所述第一移位寄存器的输出端子公共连接，所述 第九晶体管的控制端子与所述第二和第六晶体管的控制端子连接，所述第 十晶体管的控制端子与第一时钟端子连接，所述第七晶体管的控制端子与 所述第十二及第十三晶体管的连接节点连接，所述第八晶体管的控制端子 与所述第十三晶体管的控制端子连接，所述第七及第八晶体管的连接节点 与所述第二移位寄存器的输出端子连接。所述第一及第二移位寄存器的刷 新端子、第一时钟端子、第二时钟端子与刷新信号线、第一时钟信号线、 第二时钟信号线连接，第一、第二时钟信号为互补关系，向所述刷新端子 输入的信号的周期比向第一、第二时钟端子输入的时钟信号的周期短。
根据本发明，可提供不会增加时钟信号数量、并提高了相对晶体管特 性变动的电路动作容限的半导体电路、扫描电路、或利用了它们的显示装 置。根据本发明，在利用了半导体装置的显示装置中，由于利用其他半导 体电路中所使用的控制信号进行刷新，所以，不需新设置控制信号。
在本发明中，由于可以利用周期比时钟信号短的信号进行刷新，所以， 不会因为浮游节点的电位变化而引起输出异常，从而可以提高半导体装置 的泄漏耐性。
图1是表示本发明的第一实施方式的构成的图。 图2是表示本发明的第一实施方式的构成的图。
图3是用于说明本发明第一实施方式的动作的时间图。
图4是用于对本发明的第一实施方式、第三实施方式的TFT基板的制
造方法进行说明的工序剖面图。
图5是表示本发明的第二实施方式的构成的图。
图6是用于说明本发明的第二实施方式的动作的时间图。
图7是用于对本发明的第二实施方式、第四实施方式的TFT基板的制
造方法进行说明的工序剖面图。
图8是表示本发明的第三实施方式的构成的图。
图9是用于说明本发明第三实施方式的动作的时间图。
图IO是表示本发明的第四实施方式的构成的图。
图11是用于说明本发明的第四实施方式的动作的时间图。
图12是表示本发明的第五实施方式的构成的图。
图13是用于说明本发明的第五实施方式的动作的时间图。
图14是表示本发明的第六实施方式的构成的图。
图15是用于说明本发明的第六实施方式的动作的时间图。
图16是表示现有的一般驱动电路一体型液晶显示装置的显示器系统
的构成的框图。
图17是表示现有的DAC电路内置型液晶显示装置的显示器系统的构 成的图。
图18是表示专利文献2 (特开2004 — 78172号公报)所记载的移位寄 存器的构成的图。
图19是用于说明专利文献2 (特开2004—78172号公报)所记载的移 位寄存器的图。
图20是专利文献2 (特开2004—78172号公报)的移位寄存器的输出 波形图。
图21是对专利文献2 (特开2004—78172号公报)的移位寄存器的驱 动波形进行说明的波形图。
图22是表示专利文献3 (特开2000—155550号公报)的移位寄存器 电路的图。
图23是表示专利文献3 (特开2000 — 155550号公报)的信号保持块 的构成的图。
图中101 —显示器件基板，105 —锁存电路，106—DAC (数字模拟 变换)电路，107 —选择电路，108—电平移动/时间缓冲器，109—扫描电 路，liO —有源矩阵显示区域，lll一存储器，U2 —输出缓冲器，113 —控 制器，171—上拉(pullup)部，172 —下拉(pulldown)部，173 —上拉驱 动部，174 —下拉驱动部，1000、 1000, 、 10002、 1000n-,、 1000。一移位寄 存器，IIOO —晶体管基板，1101 —扫描电路，1102—预充电电路，1103 — 像素阵列，1104—开关电路，1105—源极驱动器，1106—挠性电缆(flexible cable), 1107—像素，1108 —数据线，1109 —栅极线，1110 —预充电信号， 1111 —开始信号，1112 —预充电电源线，1113 —开关信号(R、 G、 B)， 2000 —玻璃基板，2001—氧化硅膜，2002—非晶硅(多晶硅膜)，2003 — 光致抗蚀剂，2004—氧化硅膜，2005—栅电极，2007—层间膜，2008 —接 触孔，2009—电极层，3501 —扫描电路/数据寄存器，3502—DAC (数字 模拟变换)电路，3503 —电平移动器，3504、 3506 —扫描电路(列方向的 扫描电路)，3505 —模拟开关，3507—数据寄存器。
具体实施例方式
参照附图，对上述的本发明作进一步的说明。 <第一实施方式>
图1是表示本发明第一实施例的半导体电路的一个构成例的图。图2 是表示将图1所示的移位寄存器1000 (半导体电路)作为基本电路单位的 一个构成例的图。优选N沟道MOS晶体管(称为NMOS晶体管)的物理 形状及大小在能够以足够的动作容限进行电路动作的范围内设计。
虽然没有特别限定，但在图1所示的实例中，作为控制信号，从第一、 第二时钟端子C1、 C2输入第一、第二时钟信号(CLK1及CLK2)，从信 号输入端子IN输入开始信号(ST)，从端子RF输入刷新信号(RF)， 从输出端子OUT输出输出信号(OUT)。更详细而言，图1中具有漏 极与高位侧电源VDD连接、栅极与端子IN连接的NMOS晶体管MN5; 漏极与NMOS晶体管MN5的源极(节点Nl)连接，源极与低位侧电源 VSS连接的NMOS晶体管MN6;漏极与端子RF连接，栅极与端子C2连
接的NMOS晶体管MN3;漏极与NM0S晶体管MN3的源极连接，栅极 与端子IN连接，源极与低位侧电源VSS连接的NMOS晶体管MN4;漏 极与端子C1连接，栅极与节点N1连接的NM0S晶体管MN1;和漏极与 NMOS晶体管MN1的源极连接，栅极与NMOS晶体管MN6的栅极连接， 源极与低位侧电源VSS连接的NMOS晶体管MN2;将NMOS晶体管NM1 的源极与NM2的漏极的连接节点作为输出端子OUT。将NMOS晶体管 MN6、 MN2的公共栅极设为节点N2。本实施方式将节点N2构成为利用 第二时钟信号CLK2和刷新信号(RF)来控制NMOS晶体管MN3。
图2中表示了将图1的移位寄存器1000作为基本电路单位，n (其中 n为规定的正整数)级、级联(cascade)的构成。
参照图2， IN (开始信号ST)被输入给移位寄存器1000,，移位寄存 器IOOO,的输出被输入给移位寄存器10002的输入IN。以下同样，移位寄 存器1000^的输出输入给移位寄存器1000n的输入IN。刷新信号RF、 CLK1、 CLK2分别被公共输入到各移位寄存器1000的端子RF、 Cl、 C2。
图3是用于说明本实施方式的动作的时间图。参照图1 图3，对本 实施方式的动作进行说明。
首先，如果对图2的第一级移位寄存器1000,输入开始信号ST的high 电平(图3的(1))，则图1的晶体管MN4及晶体管MN5都成为导通 状态。由此，节点N1被导通状态的晶体管MN5设定为电位(VDD—VT, 其中，VT是NMOS晶体管的阈值电压)；节点N2被导通状态的晶体管 MN4设定为VSS。
另外，对于节点N2而言，当信号RF为high时，暂时上升为high; 但当RF返回为low时，节点N2也再次下降为VSS。另外，虽然没有特 别限定，但在图3所示的例子中，信号RF响应时钟信号CLK1的边沿而 上升，作为分别比时钟CLK1的high期间、low期间短的脉冲宽度的high 脉冲加载。
接着，如果开始信号ST迁移为low, CLK1迁移为high(图3的(2))， 则节点N1基于自举(bootstrap)效应从成为(VDD—VT)的电压进一步 上升。由此，晶体管MN1的栅极被施加的电压增高，输出端子OUT迁移 至VDD。
进而，当CLK1迁移为low、 CLK2迁移为high时(图3的(3))， 通过CLK1的low信号被传输给输出端子OUT,使得输出端子OUT迁移 为low。
而且，由于RF再次迁移为high,所以，节点N2从low迁移为high (图3的(4))。
接着，针对图2的第二级移位寄存器10002的动作进行说明。
第二级移位寄存器10002内的ST节点未被输入控制信号ST，其连接 着前段(第一级移位寄存器1000,)的输出端子OUT。
艮P，图3的(2)中，当OUT0成为high时，第二级移位寄存器10002 中，进行与第一级的移位寄存器1000,内的ST中开始信号ST为high时同 样的动作。即，从此之后，除了利用CLK2之外，动作与第一级的移位寄 存器1000,相同。
这样，如图3所示，如果移位寄存器1000j的输出OUT为low，则移 位寄存器10002的输出0UT1迁移为high。
纵列的移位寄存器1000接收来自邻接的移位寄存器1000的OUT信 号，并输出OUT信号。
本发明可以通过利用刷新信号RF，在每一个时钟周期将成为浮置状 态的节点进行一次设定为任意的电位。因此，由于成为浮置状态的期间縮 短，所以，可抑制因晶体管的特性变动而引起的电路的误动作。
下面，对本发明第一实施方式的制造方法进行说明。
首先，参照图4 (a) 图4 (g)，对本发明第一实施方式的TFT基 板的制造方法进行说明。
图4是表示通过多晶硅TFT技术在玻璃基板2000上形成由NMOS TFT构成的TFT基板的工艺。
在玻璃基板2000上形成了氧化硅膜2001之后，生长非晶硅2002。这 里，氧化硅膜2001是用于通过夹设在玻璃基板2000和非晶硅2002之间， 来减轻玻璃基板2000对非晶硅2002带来的影响的层。
接着，利用准分子激光器进行退火，使非晶硅多晶硅化(图4 (a))。
然后，通过光致蚀刻剂和蚀刻工艺，图案形成多晶硅膜2002(图4(b))。
并且，在涂敷光致抗蚀剂2003并进行了曝光之后，在形成了图案的
状态下，通过掺杂磷(P)，来形成n沟道的源极和漏极区域(图4(e))。
接着，在生长膜厚例如为卯nm的氧化硅膜2004之后，通过生长例如 由微晶硅(u—c一Si)、硅化钨(WSi)构成的层，并实施图案形成，来 形成栅电极2005 (图4 (d))。
然后，在层叠由氧化硅膜或氮化硅膜形成的层间膜2007 (图4 (e)) 之后，在上述层间膜2007中形成接触孔2008 (参照图4 (f))。
接着，例如通过溅射法形成由铝或铬等形成的电极层2009，并进行图 案形成(图4 (g))。
由此，制作了NMOSTFT及电容。
在本实施方式中，多晶硅膜的形成中使用了准分子激光器，但也可以 使用其他的激光器，例如连续谐振的CW (Continuous Wave)激光器等， 还可以使用基于热处理的固相生长。
这样，通过图4所示的工序，可在玻璃基板2000上形成由多晶硅构 成的TFT基板。
另外，TFT基板的制造工艺的优点是能够实现大面积基板上的高密 度布线。
这有助于实现具有高精细的像素阵列的显示装置。通过上述工艺，可 以制造第一实施方式的半导体电路。
<第二实施方式>
图5是表示本发明的第二实施方式的构成的图。本实施方式与上述第 一实施方式在构成上的不同之处在于构成移位寄存器1000的晶体管的极 性(导电型)。在上述第一实施方式中，利用NMOS晶体管MN1 MN6 构成，但在本实施方式中，由PMOS晶体管MP1 MP6构成。
另外，优选各PMOS晶体管的物理形状及大小在能够以足够的动作容 限进行电路动作的范围内设计。是分别被输入时钟信号CLK1及CLK2、 开始信号ST、刷新信号RF作为控制信号而输出OUT信号的设备。
本实施方式的移位寄存器1000也和上述第一实施方式同样，采用图2 所示的构成。
图6是用于说明本实施方式的动作的时间图。参照图5、图2、图6，对本实施方式的动作进行说明。
首先，如果对图2的第一级移位寄存器100(^ (其中，其电路结构为 图5的构成)输入开始信号ST的low (图6的(1)),则晶体管MP4 及MP5都成为导通状态。由此，节点Pl被晶体管MP5被设定为(VSS +VT),节点P2被晶体管MP4设定为VDD。这里，VT表示晶体管的阈
值电压。
而且，虽然节点P2在刷新信号RF成为low时暂时下降为low,但当 刷新信号RF返回为high的同时，节点P2也再次上升为VDD。另外，虽 然没有特别限定，但在图6所示的例子中，信号RF响应时钟信号CLK1 的边沿而上升，作为分别比时钟CLK1的high期间、low期间短的脉冲宽 度的low脉冲加载。
接着，当开始信号ST迁移为high、CLKl迁移为low时(图6的(2)), 节点P1基于自举效应从成为(VSS—VT)的电位进一步下降。由此，对 晶体管MP1的栅极施加的电压降低，输出OUT迁移至VSS。并且，如果 CLK1迁移为high、 CLK2迁移为low (图6的(3))，则因CXK1的high 信号被传送给OUT0，使得OUTO迁移为high。
而且，由于刷新信号RF再次迁移为low，所以，节点P2从high迁移 为low (图6的(3))。
接着，针对图2的第二级移位寄存器10002 (其中，其电路结构为图5 的构成)的动作进行说明。对第二级的移位寄存器10002内的ST节点不 输入控制信号ST，而输入前段(第一级的移位寄存器1000》的OUT信 号(OUTO)。
艮口，图6的期间(2)中，OUTO成为low的情况，与开始信号ST在 第一级移位寄存器1000,中成为low的情况是同样的动作。此后的动作除 了利用CLK2之外，与第一级的移位寄存器1000，相同。当移位寄存器1000, 的OUT0成为high时，移位寄存器10002的0UT1迁移为low(图6的(3))。
这样，多级级联的移位寄存器1000接收邻接的移位寄存器1000的 OUT信号，连续输出OUT信号。
本发明的特征在于，可以通过利用刷新信号RF在每一个时钟周期中 进行一次设定，将成为浮置状态的节点设定为任意的电位。因此，由于成
为浮置状态的期间被縮短，所以，可抑制因晶体管的特性变动而引起的电 路的误动作。
接着，参照图7 (a) 图7 (g)，对本发明第二实施方式的TFT基 板的制造方法进行说明。图7示出了通过多晶硅TFT技术在玻璃基板2000 上制造由PMOS TFT构成的TFT基板的工艺。
首先，在玻璃基板2000上形成了氧化硅膜2001之后，生长非晶硅 2002。这里氧化硅膜2001是通过夹设在玻璃基板2000和非晶硅2002之 间，用于减轻玻璃基板2000对非晶硅2002造成的影响的层。
接着，利用准分子激光器进行退火，使非晶硅多晶硅化(图7 (a))。
然后，通过光致蚀刻剂和蚀刻工艺，图案形成多晶硅膜2002(图7(b))。
并且，在涂敷了光致抗蚀剂2003并进行了曝光而形成图案的状态下， 通过掺杂硼(B)等p型杂质，来形成p沟道的源极和漏极区域(图7 (c))。
接着，在生长膜厚例如为90nm的氧化硅膜2004之后，通过生长例如 由微晶硅(P—c一Si)、硅化钨(WSi)构成的层，并实施图案形成，来 形成栅电极2005 (图7 (d))。
然后，在层叠了由氧化硅膜或氮化硅膜形成的层间膜2007 (图7 (e)) 之后，在上述层间膜2007中形成接触孔2008 (参照图7 (f))。
接着，例如通过溅射法形成由铝或铬形成的电极层2009，并进行图案 形成(图7 (g))。
由此，制作了p—沟道TFT及电容。本实施方式中，多晶硅膜的形成 中使用了准分子激光器，但也可以使用其他的激光器，例如连续振动的 CW激光器等，还可以使用基于热处理的固相生长。
这样，通过图7所示的工序，可在玻璃基板2000上形成由多晶硅构 成的TFT基板。
另外，TFT基板的制造工艺的优点是；能够实现大面积基板上的高密 度布线。这有助于实现具有高精细的像素阵列的显示装置。通过上述工艺， 可以制造第二实施方式的半导体电路。
(第三实施方式)
接着，对本发明的第三实施方式的构造进行下述说明。图8是表示本
发明第三实施方式的构成的图。本实施方式如图8所示，作为基本构成单 位的移位寄存器1000,由NMOS晶体管(MN02 MN07)构成。
图8表示了两级连揆移位寄存器1000的构成。这里，第一级的移位 寄存器IOOO,的构成由在上述第一实施方式中所说明的图1的结构构成。
第二级之后的移位寄存器10002与第一级移位寄存器1000!的构成的 不同之处在于，纵向层叠(级联)连接的NMOS晶体管MN13和MN17 的部分。
在第一级移位寄存器1000,中，利用RF和CLK2进行控制的晶体管 MN03与RF端子和节点N02连接，与之相对，第二级以后在RF和节点 N02之间级联着MN17和MN13。
晶体管MN17的漏极与RF连接，栅极与前段、即第一级的N02连接， 晶体管MN13的栅极与CLK1连接。
而且，优选各NMOS晶体管的物理形状及大小在能够以足够的动作 容限进行电路动作的范围内设计。
通过分别输入时钟信号CLK1及CLK2、开始信号ST、刷新信号RF 作为控制信号，来输出OUT信号。
参照图9的时间图对本实施方式的动作进行说明。第三实施方式的特 征在于，在第一级的移位寄存器1000,被激活的期间(到图9中的(2)期 间为止)，刷新信号RF被固定为low。
当图8的第一级移位寄存器1000,被输入开始信号ST的high时(1)， 晶体管MN04和MN05都成为导通状态。
由此，节点N01被晶体管MN05设定为(VDD—VT)，节点N02被 晶体管MN04设定为VSS。这里，VT表示晶体管的阈值电压。
接着，如果开始信号ST迁移为bw、CLKl迁移为high(图9的(2))， 则节点N01基于自举效应而从成为(VDD—VT)的电位进一步上升。
由此，对晶体管MN01的栅极施加的电压升高，输出OUT迁移至 VDD。
进而，如果CLKl迁移为low、 CLK2迁移为high (图9的(3)), 则因CLK1的low信号被传送给OUT,使得OUT0迁移为low。
另外，由于RF再次迁移为high，所以，节点N02从bw迁移为high(图9的(3))。
接着，对图8的第二级移位寄存器10002的动作进行说明。 由于第二级移位寄存器10002内的晶体管MN14及MN15的栅极，与
前段、即第一级移位寄存器1000,的输出OUT0连接，所以，在图9的(2)
中，第二级移位寄存器10002的动作在OUT0迁移为high的时刻开始。 艮卩，晶体管MN14和MN15都成为导通状态，节点N11被MN15设
定为(VDD—VT)，节点N12被MN14设定为VSS。这里，VT表示晶
体管的阈值电压。
接着，当OUT0迁移为low、 CUC2迁移为high (图9的(3))时， 则Nll基于自举效应从成为(VDD—VT)的电位进一步上升。由此，对 MN11的栅极施加的电压升高，输出OUT迁移至VDD。
进而，如果CLK2迁移为low、 CLK1迁移为high,则因CLK2的low 信号被传送给0UT1，使得OUTl迁移为low (图9的(4))。该OUT1 被传送给未图示的第三级移位寄存器1000。
这样，纵向排列的移位寄存器1000通过接收相邻的移位寄存器1000 的OUT信号来开始动作，从而连续输出、传输OUT信号。
本实施方式的特征在于，通过利用刷新信号RF可以在每一个时钟周 期中进行一次设定，将成为浮置状态的节点设定为任意的电位。因此，由 于可縮短成为浮置状态的期间，所以能够抑制因晶体管的特性变动而引起 的电路的误动作。
而且，由于在第一级移位寄存器1000,被激活的期间，RF被固定为 low，所以，图8中的晶体管MN03和晶体管MN04分别通过开始信号ST 和第二时钟CLK2同时成为ON状态，即便在刷新端子RF—VSS之间成 为导通状态的情况下，由于刷新端子RF与VSS是同电位，所以，不会产 生贯通电流。因此，在本实施方式中，能够实现消耗功率低的移位寄存器 1000。
优选本实施方式的制造方法与第一实施方式同样，采用图4所示的方 法来制造。
<第四实施方式>接着，对本发明的第四实施方式的构造进行说明。图10是表示本发 明的第四实施方式的构造的图。参照图10，本实施方式中作为基本构成单 位的移位寄存器1000,具备PMOS晶体管(MP01 MP07)。图IO表示了 两级连接移位寄存器1000的构成。这里，第一级移位寄存器100(h的构成 与图5的构成相同。第二级以后与图5的上述实施方式2的构成不同。第 二级以后的移位寄存器10002的构成与第一级移位寄存器1000!的构成的 不同点在于，晶体管MP13和MP17的部分。
在第一级移位寄存器1000,中，利用刷新信号RF和CLK2控制的 PMOS晶体管MP03与节点P02连接，而第二级以后的移位寄存器10002 中，在RF与节点P12之间纵列连接着PMOS晶体管MP17和MP13。PMOS 晶体管MP17的栅极与第一级移位寄存器1000,的节点P01连接，PMOS 晶体管MP13的栅极与CLK1连接。
另外，优选各PMOS晶体管的物理形状及大小在能够以足够的动作容 限进行电路动作的范围内设计。是分别被输入时钟信号CLK1及CLK2、 开始信号ST、刷新信号RF作为控制信号，从而输出OUT信号的设备。
图11是用于说明本实施方式的动作的时间图。参照图10、图11，对 本实施方式的动作进行说明。
本实施方式的特征在于，在第一级移位寄存器1000,被激活的期间(到 图ll中的(2)的期间为止)，刷新信号RF被固定为high。
如果对第一级移位寄存器1000!输入了开始信号ST的low (图11的 (1))，则晶体管MP04和MP05都成为导通状态。由此，节点P01被 晶体管MP05设定为(VSS+VT)，节点P02被晶体管MP04设定为VDD。 这里，VT表示晶体管的阈值电压。
接着，当开始信号ST迁移为high、CLKl迁移为low时(图11的(2))， 节点P01基于自举效应从成为(VSS+VT)的电位进一步下降。由此，对 晶体管MP01的栅极施加的电压增大，输出OUT迁移至VSS。并且，如 果CLK1迁移为high、 CLK2迁移为low (图11的(3)),则因CLK1 的high信号被传送给OUT,使得OUT0迁移为high。另外，由于RF再 次迁移为low,所以，节点P02从high迁移为low (图ll的(3))。
下面，对第二级移位寄存器10002的动作进行说明。由于第二级移位
寄存器10002内的晶体管MP14和MP15的栅极与前段、即第一级移位寄 存器1000,的输出OUT0连接，所以，在图ll的(2)中，第二级移位寄 存器10002的动作在OUTO迁移为low的时刻开始。
即，晶体管MP14及MP15都成为导通状态，节点Pl 1被晶体管MP15 设定为(VSS+VT)，节点P12被晶体管MP14设定为VSS。
接着，如果OUTO迁移为high、 CLK2迁移为low (图11的(3)), 则节点P11基于自举效应从成为(VSS + VT)的电位进一步下降。由此， 对晶体管MPll的栅极施加的电压降低，第二级移位寄存器10002的输出 0UT1迁移至VSS。进而，如果CLK2迁移为high、 CLK1迁移为low， 则因CLK2的high信号被传送给0UT1 ，使得第二级移位寄存器10002的 输出0UT1迁移为high(图11的(4))。第二级移位寄存器10002的OUTl 被传送给未图示的第三级移位寄存器。
这样，多级级联的移位寄存器1000通过接收邻接的移位寄存器1000 的OUT信号来开始动作，可连续地输出、传送OUT信号。
本发明的特征在于，可以通过利用刷新信号RF在每一个时钟周期中 进行一次设定，将成为浮置状态的节点设定为任意的电位。因此，由于成 为浮置状态的期间被縮短，所以，可抑制因晶体管的特性变动而引起的电 路的误动作。
而且，由于在第一级移位寄存器1000,被激活的期间，RF被固定为 high,所以，图10中的晶体管MP03和MP04分别基于CLK2和ST同时 成为导通状态，即便在VDD—RF之间成为导通状态的情况下，由于VDD 与RP为同电位，所以，不产生贯通电流。因此，在本实施方式中，能够 实现消耗功率低的移位寄存器1000。
优选本实施方式的制造方法与上述第二实施方式相同，可采用图7所 示的方法来制造。
<第五实施方式>
图12是表示本发明的第五实施方式的构成的图。本实施方式是将第 一^^第四实施方式的任意一个半导体电路作为显示装置的扫描电路而应 用的实例。
参照图12，本实施方式在构成显示装置的显示面板的晶体管基板1100 上具备像素阵列1103、顺次激活栅极线1109的扫描电路1101、以与视 频数据对应的灰度电压驱动数据线的源极驱动器1105、使数据线1108和 源极驱动器1105的连接接通/断开的开关电路1104、和一端与源极驱动器 1105连接且另一端与外部连接设备(未图示)连接的挠性电缆1106。与 挠性电缆1106连接的外部连接设备例如可以是参照图17等所说明的显示 控制器IC等。与挠性电缆U06连接的外部连接设备还可以是进行数据处 理，并向显示面板供给视频数据、控制信号、定时信号的MPU。扫描电 路1101可以利用通过与像素阵列1103的构成像素开关的晶体管相同工序 制造出的晶体管(TFT)构成。源极驱动器1105可以利用通过与像素阵列 1103的构成像素开关的晶体管相同工序制造出的晶体管(TFT)构成，也 可以由包括用CMOS工艺等在单晶Si基板上制成的晶体管的IC芯片构 成。显示面板如后所述，具备晶体管基板IIOO和对置绝缘基板(未图示)， 采用在两个基板之间夹持液晶等光学元件的结构。
优选晶体管基板1100由光透过性的绝缘基板构成。在像素阵列1103 中配置有多个像素1107。像素1107可以是液晶光学元件，也可以是有机 EL元件，还可以是接收其他的控制信号而使得光学特性变动的元件。
像素1107被配置在数据线1108与栅极线1109交叉的点处。与栅极 线1109公共连接的多个像素1107通过由该栅极线1109输出的的控制信 号(扫描信号)被同时激活，该被激活的多个像素1107显示与对应的数 据线1108所传送的信号对应的光学特性。
开关电路1104包括并列配置的晶体管。各个晶体管的源极和漏电极 中的一个与数据线U08连接。晶体管的栅极信号、源极/漏电极的另一方 分别与来自源极驱动器1105的布线连接。在开关电路1104的晶体管处于 导通状态时，与该晶体管连接的数据线被源极驱动器U05驱动，被设定 为与视频数据对应的电位。
从源极驱动器1105输出的开关信号(R、 G、 B) 1113，与在开关电 路1104中源极或漏电极和R、 G、 B的数据线连接的晶体管的栅极连接。 开关信号(R、 G、 B) 1113在一条线期间顺次被时分设定为高电平，开关 电路所对应的晶体管顺次被时分导通。除了开关电路1104之外，开关信
号(R、 G、 B) 1113中至少一条信号线与移位寄存器1000连接。
虽然没有特别的限定，但在图12所示的例子中，开关信号(R)的信 号线延伸至移位寄存器1000，作为上述第一 第四实施方式中已说明的上 述移位寄存器1000的刷新信号RF而被输入。在本实施例中，即开关信号 (R)除了担当开关电路1104的晶体管的导通/截止控制，以接通、断开R 信号的数据线与源极驱动器1105的数据信号输出的连接之外，还起着上 述第一 第四实施方式中的刷新信号RF的作用。因此，在本实施例中， 不需要通过源极驱动器1105新增加新的控制信号用于移位寄存器1000的 刷新信号RF。因此，可以直接使用现有的源极驱动器。
扫描电路1101级联配置有多个移位寄存器1000。
如上所述，在本实施例中，移位寄存器IOOO相当于上述第一 第四 实施方式的任意一个移位寄存器1000。
时钟信号线组(CLK1、 CLK2)、开关信号(R)分别延伸，通过源 极驱动器1105与扫描电路1101电连接。移位寄存器1000的输出信号分 别与栅极线(Gl、 G2、……、Gn)电连接。在本实施例中，如上所述， 开关信号(R)相当于控制移位寄存器IOOO的刷新信号RFp来自源极驱 动器1105的开始信号(ST) 1111被输入到移位寄存器1000的输入端子 IN。来自源极驱动器1105的时钟信号线组(CLK1、 CLK2)如图2、 g、 IO所示，与移位寄存器1000的时钟端子(Cl、 C2)连接。
挠性电缆1106是用于将来自外部连接设备(未图示)的电信号提供 给源极驱动器1105的连接机构。而且，源极驱动器1105是接收经由挠性 电缆1106传递的来自外部连接设备的电信号，分别将电信号传送给扫描 电路IIOI、开关电路1104的电路。外部连接设备可以通过挠性电缆1106 向源极驱动器1105供给视频数据、定时及控制信号(例如时钟、幵始信 号ST、开关信号R、 G、 B)。也可以由源极驱动器1105生成定时及控制 信号(例如时钟、开始信号ST、开关信号R、 G、 B)。
图12中表示了晶体管基板1100，但实际的显示装置采取了由上述晶 体管基板1100和对置的其他基板(未图示)夹持光学元件的构成。另外， 包括与像素阵列1103对置且具有透明对置电极的光透过性对置绝缘基板 (未图示)，在两个基板之间夹持有液晶等光学元件。由于本实施方式的构成扫描电路1101的移位寄存器1000是上述第 一 第四实施方式的任意一个构成，所以，对于移位寄存器1000自身的
动作而言，与各实施方式所记载的动作方法没有不同。
通过对扫描电路1101输入开始信号(ST)、及时钟信号(CLK1 CLK4)，对栅极线1109 (Gl、 G2、 G3、……、Gn—2、 Gn—1、 Gn)施 加脉冲，来选择、激活与栅极线U09连接的多个像素1107。此时CH Gn的波形相当于第一 第四实施方式的任意一个移位寄存器1000的OUT 信号。
这里，图13 (A)、图13 (B)分别表示以Gn脉冲为基准的时间图。 图13 (A)对应于实施方式一或实施方式三所记载的由NMOS晶体管构 成的电路，图13 (B)对应于实施方式二或实施方式四所记载的由PMOS 晶体管构成的电路。
参照图13 (A)来说明动作。图13 (A)中表示了对任意的第n级栅 极线Gn施加的脉冲、和开关信号(R、 G、 B)各自的电位的变化。
如果任意的第n级栅极线Gn从low电平迁移为high电平，则开关信 号R、 G、 B依次从low电平迁移为high。分别对与各开关连接的数据线 1108设定由源极驱动器1105输出的视频信号。
在开关信号B完全迁移为low电平之后，通过使Gn迁移为low电平， 完成了一系列的动作。
本实施方式的制造方法因所使用的移位寄存器1000的构成而不同。 例如在是第一实施方式或第三实施方式所记载的移位寄存器1000的情况 下，可采用图4所述的制造方法。另外，在是第二实施方式或第四实施方 式所记载的移位寄存器1000的情况下，可采用图7所述的制造方法。
而且，对于扫描电路1101以外的、例如构成幵关电路1104、源极驱 动器1105、像素1107的晶体管而言，优选通过与构成移位寄存器1000 的晶体管相同的工艺来制造。
<第六实施方式>
图14是表示本发明的第六实施方式的构成的图。本实施方式是将第 一 第四实施方式的任意一个半导体电路作为显示装置的扫描电路而应
用的实例。参照图14，本实施例与图12的实施例不同，还具备对数据线 进行预充电的预充电电路1102，作为上述第一^^第四实施方式的移位寄存 器电路1000的刷新信号RF，替代图12的开关信号(R),使用了由源极 驱动器U05输出、对预充电电路1102的激活进行控制的预充电信号(PC) 1110。
参照图14，本实施方式在晶体管基板1100上大致具备像素阵列 U03、预充电电路1102、开关电路1104、扫描电路1101、源极驱动器1105、 和挠性电缆1106。晶体管基板1100由光透过性的绝缘基板构成。在像素 阵列1103中以阵列状配置有多个像素U07。像素U07可以是一般的液晶 光学元件，也可以是有机EL元件，还可以是接收其他的控制信号而使得 光学特性变动的元件。
像素1107被配置在数据线1108与栅极线1109交叉的点处。像素1107 基于通过上述栅极信号1109的控制信号而被激活，显示与数据线1108所 传送的信号对应的光学特性。
开关电路1104和预充电电路1102采取并联了晶体管的构成。
各个晶体管的源极和漏电极中的一个与数据线1108连接，在晶体管 处于导通状态时，可以将数据线设定为任意的电位。晶体管的栅极信号、 源极/漏电极的另一方分别与通过源极驱动器1105而延伸的布线(开关信 号)电连接。
预充电信号(PC) 1110经由扫描电路1101与构成预充电电路1102 的晶体管的栅极连接。
根据本实施例，将控制预充电电路1102的预充电信号1110与扫描电 路1101的移位寄存器1000的刷新信号RF公共化。因此，不需要新增加 控制信号用作移位寄存器1000的刷新信号RF。
扫描电路U01纵列配置有多个移位寄存器1000。
移位寄存器1000相当于第一^^第四实施方式的任意一个所记载的移 位寄存器1000。
时钟信号线组(CLK1、 CLK2)、开始信号线(ST)、预充电信号线 (PC)通过源极驱动器1105分别延伸，与扫描电路1101电连接。移位寄 存器1000的输出信号分别与栅极线(GK G2、…'"、Gn)电连接。
挠性电缆1106是用于将来自外部连接设备1200的电信号提供给源极 驱动器1105的连接机构。
而且，源极驱动器1105是接收经由挠性电缆U06传递的来自外部连 接设备1200的电信号，分别向扫描电路1101、开关电路1104及预充电电 路1102传送电信号的电路。
图14中表示了晶体管基板1100，但实际的显示位置采取了由上述晶 体管基板1100和对置的其他基板(未图示)夹持光学元件的构成。
由于本实施方式的构成扫描电路1101的移位寄存器1000是上述第 一 第四实施方式的任意一个构成，所以，对于移位寄存器1000自身的 动作而言，与各实施方式所记载的动作方法没有不同。
通过对扫描电路1101输入开始信号(ST)、及时钟信号(CLK1 CLK4)，对栅极线1109 (Gl、 G2、 G3、 、 Gn—2、 Gn—1、 Gn)施
加脉冲，来选择、激活与栅极线1109连接的像素1107。此时CH Gn的 波形相当于第一 第四实施方式的任意一个移位寄存器1000的OUT信 号。
这里，图15 (A)、图15 (B)分别表示以Gn脉冲为基准的时间图。 图15 (A)对应于上述第一实施方式或上述第三实施方式所记载的由 NMOS晶体管构成的电路，图15 (B)对应于上述第二实施方式或上述第 四实施方式所记载的由PMOS晶体管构成的电路。
参照图15 (A)，对本实施方式的动作进行说明。图15 (A)中表示 了对任意的第n级栅极线Gn施加的脉冲、预充电信号(PC)、幵关信号 (R、 G、 B)各自的电位的变化。如果栅极线Gn从low电平迁移为high 电平，则经过规定的时间之后，预充电信号(PC)从bw电平迁移为high 电平。
由此，预充电电路1102被激活，构成预充电电路1102的全部晶体管 一起成为导通状态。从而，数据线1108的电位被设定为充电电源的电压值。
接着，使开关信号R、 G、 B依次从low电平迁移为high。分别对与 各开关连接的数据线1108设定由源极驱动器1105输出的视频信号。在开 关信号B完全迁移为low电平之后，通过使栅极线Gn迁移为low电平，
完成了一系列的动作。
本实施方式的制造方法因所使用的移位寄存器iooo的构成而不同。
例如在是上述第一实施方式或上述第三实施方式所记载的移位寄存器
1000的情况下，优选采用图4所述的制造方法。另外，在是上述第二实施 方式或第四实施方式所记载的移位寄存器1000的情况下，优选釆用图7 所述的制造方法。
而且，对于扫描电路1101以外的、例如构成开关电路1104、源极驱 动器1105、预充电电路1102、像素1107的晶体管而言，优选通过与构成 移位寄存器1000的晶体管相同的工艺来制造。
以上，基于上述实施例对本发明进行了说明，但本发明不限定于上述 实施例的构成，本发明的范围当然还包括本领域人员能够知晓的各种变 形、修正。
权利要求
1、一种半导体电路，被时钟信号控制，至少包括一个根据所述时钟信号成为浮游状态的节点，具备被输入周期比所述时钟信号的周期短的控制信号，根据所述控制信号将所述节点设定为规定电压的电路。
2、 根据权利要求1所述的半导体电路，其特征在于， 所述电路根据所述控制信号和所述时钟信号生成第二控制信号，利用所述第二控制信号将所述节点设定为所述规定的电压。
3、 根据权利要求1所述的半导体电路，其特征在于， 所述半导体电路由NMOS晶体管构成。
4、 根据权利要求1所述的半导体电路，其特征在于， 所述半导体电路由PMOS晶体管构成。
5、 根据权利要求1所述的半导体电路，其特征在于， 所述半导体电路形成在绝缘基板上。
6、 一种移位寄存器电路，具备多级级联连接的电路要素， 所述电路要素具备至少被输入第一、第二时钟信号和周期比所述第一、第二时钟信号中至少一个的周期短的控制信号，并响应所述控制信号 的激活生成输出信号的机构，所述输出信号被传送给邻接的所述电路要素，所述多个电路要素被顺次激活，所述电路要素包括权利要求1所述的半导体电路。
7、 根据权利要求6所述的移位寄存器电路，其特征在于，在前段的电路要素被激活的期间，所述控制信号被维持为预先确定的 规定逻辑值。
8、 一种显示装置，包括 排列有多个像素的像素阵列；和含有权利要求6所述的移位寄存器电路、激活所述像素的控制电路。
9、 一种显示装置，包括 排列有多个像素的像素阵列；激活所述像素的栅极线驱动电路；和 对被激活的所述像素施加视频信号电压的数据线驱动电路， 所述栅极线驱动电路包括权利要求6所述的移位寄存器电路， 所述控制信号兼作对所述数据线驱动电路进行控制的信号。
10、 一种显示装置，包括 排列有多个像素的像素阵列； 激活所述像素的栅极线驱动电路；用于将所述像素设定为规定的预充电电压的预充电电路；和 对被激活的所述像素施加视频信号电压的数据线驱动电路， 所述栅极线驱动电路包括权利要求6所述的移位寄存器电路， 所述控制信号兼作对所述预充电电路进行控制的信号。
11、 一种半导体电路，具备 用于输入输入信号的信号输入端子； 用于输出输出信号的输出端子；用于分别输入第一、第二时钟信号的第一、第二时钟端子； 刷新端子；分别与第一、第二电源连接的第一、第二电源端子；连接在所述第一时钟端子与第一电源端子之间的第一及第二晶体管；连接在所述刷新端子与所述第一电源端子之间的第三及第四晶体管；和连接在所述第二电源端子与所述第一电源端子之间的第五及第六晶 体管；所述第四及第五晶体管的控制端子与所述信号输入端子公共连接，所述第三晶体管的控制端子与所述第二时钟端子连接，所述第一晶体管的控制端子与所述第五及第六晶体管的连接节点连接，所述第二晶体管的控制端子与所述第六晶体管的控制端子连接， 所述第一及第二晶体管的连接节点与所述输出端子连接， 对所述刷新端子输入的信号的周期比向所述第一及第二时钟端子输 入的时钟信号的周期短。
12、 一种半导体电路，包括第一和第二移位寄存器，所述第一移位寄存器具备用于输入输入信号的信号输入端子；用于输出输出信号的输出端子；用于分别输入第一、第二时钟信号的第一、第二时钟端子； 刷新端子；分别与第一、第二电源连接的第一、第二电源端子；连接在第一时钟端子与第一电源之间的第一及第二晶体管；连接在所述刷新端子与所述第一电源端子之间的第三及第四晶体管；和连接在所述第二电源端子与所述第一电源端子之间的第五及第六晶 体管；所述第四及第五晶体管的控制端子与所述第一移位寄存器的所述信 号输入端子公共连接，所述第三晶体管的控制端子与所述第二时钟端子连接， 所述第一晶体管的控制端子与所述第五和第六晶体管的连接节点连接，所述第二晶体管的控制端子与所述第六晶体管的控制端子连接， 所述第一和所述第二晶体管的连接节点与所述第一移位寄存器的所 述输出端子连接；所述第二移位寄存器具备-用于输入输入信号的信号输入端子；用于输出输出信号的输出端子；用于分别输入第一、第二时钟信号的第 、第二时钟端子； 刷新端子；分别与第一、第二电源连接的第一、第二电源端子； 连接在所述第二移位寄存器的所述第二时钟端子与所述第一电源端子之间的第七及第八晶体管；连接在所述第二移位寄存器的所述刷新端子与所述第一电源端子之间的第九、第十、第十一晶体管；和 连接在所述第二移位寄存器的所述第二电源端子与所述第一电源端子之间的第十二及第十三晶体管；所述第十一及第十二晶体管的控制端子与所述第二移位寄存器的所 述信号输入端子公共连接，所述第二移位寄存器的所述信号输入端子与所 述第一移位寄存器的所述输出端子连接，所述第九晶体管的控制端子与所述第二和第六晶体管的控制端子连接，所述第十晶体管的控制端子与所述第二移位寄存器的所述第一时钟 端子连接，所述第七晶体管的控制端子与所述第十二及第十三晶体管的连接节 点连接，所述第八晶体管的控制端子与所述第十三晶体管的控制端子连接， 所述第七及第八晶体管的连接节点与所述第二移位寄存器的输出端 子连接；所述第一及第二移位寄存器的刷新端子、第一时钟端子、第二时钟端 子与刷新信号线、第一时钟信号线、第二时钟信号线连接，第一、第二时 钟信号为互补关系，向所述刷新端子输入的信号的周期比向所述第一及第 二时钟端子输入的时钟信号的周期短。
13、 根据权利要求ll所述的半导体电路，其特征在于， 所述第一 第六晶体管由薄型晶体管构成。
14、 根据权利要求ll所述的半导体电路，其特征在于， 向所述第二时钟端子输入与向所述第一时钟端子输入的时钟信号互补的时钟信号。
15、 根据权利要求12所述的半导体电路，其特征在于， 所述第一~^第十三晶体管由薄型晶体管构成。
16、 一种扫描电路，具备权利要求ll所述的半导体电路。
17、 一种扫描电路，具备权利要求12所述的半导体电路。
18、 一种显示装置，具备权利要求16所述的扫描电路。
19、 一种显示装置，具备权利要求17所述的扫描电路。
全文摘要
利用周期比时钟信号短的控制信号将浮游状态的节点设定为任意的电压。具备连接在第一时钟端子(C1)和第一电源(VSS)之间的第一、第二晶体管(MN1、MN2)；连接在刷新端子(RF)与第一电源之间的第三、第四晶体管(MN3、MN4)；和连接在第二电源(VDD)与第一电源之间的第五、第六晶体管(MN5、MN6)；第四、第五晶体管的栅极与输入端子(IN)公共连接，第三晶体管的栅极与第二时钟端子(C2)连接，第一晶体管的栅极与所述第五和第六晶体管的连接节点连接，第二晶体管的栅极与第六晶体管的栅极连接，第一和第二晶体管的连接节点与输出端子(OUT)连接。从而，可提供不增大控制信号数，而提升半导体电路或显示装置的动作容限的半导体电路。
文档编号G09G3/36GK101192391SQ20071019345
公开日2008年6月4日 申请日期2007年11月27日 优先权日2006年11月27日
发明者音濑智彦 申请人:Nec液晶技术株式会社
技术领域：
本发明涉及半导体电路及采用了该半导体电路的半导体装置，尤其涉
及只利用N沟道晶体管或P沟道晶体管等薄膜晶体管而构成的半导体电 路、扫描电路及采用了该扫描电路的显示装置。
背景技术：
对于一般的有源矩阵型的驱动电路一体型液晶显示器进行说明。在绝 缘基板上形成的多晶硅TFT (Thin Film Transistor:薄膜晶体管)以往为 了高温工艺需要昂贵的石英基板，其被应用在小型、附加值高的显示面板 中。
随后，开发出了通过减压(LP) CVD (Chemical Vapor Deposition)、 等离子(P) CVD、溅射等方法形成前驱膜，利用激光对其进行退火来进 行多结晶化的技术，即玻璃基板等以能够使用的低温形成多晶硅TFT的技 术。
而且，同时氧化膜形成技术、微细加工技术、电路设计技术也不断进 步，结果，能够制造将显示面板的周边电路集成到与像素相同的基板上的 移动电话、便携设备、笔记本PC用的多晶硅TFT显示面板。
作为具体的例子可举出专利文献1 (特开2004—046054号公报)。
图16是表示专利文献1中记载的、以往一般的驱动线路一体型液晶 显示装置的显示器系统的构成框图。
参照图16，以往的驱动电路一体型液晶显示装置中，在显示器件基板 101上由多晶硅TFT —体化形成有以矩阵状布线、并配置有M行N列 像素的有源矩阵显示区域110;行方向的扫描电路(扫描线(栅极线)驱 动电路)109;列方向的扫描电路(数据线驱动电路)3504;模拟开关3505; 和电平移动器3503等。
控制器113、存储器lll、数字模拟变换电路(DAC电路)3502、扫
描电路/数据寄存器3501等是在单晶硅晶片上形成的集成电路芯片(IC芯 片)，被安装在显示器件基板101的外部。模拟开关3505具有与有源矩 阵显示区域110列方向的数据线条数N相同的输出数。
而且，在由多晶硅TFT构成的现有驱动电路一体型的液晶显示器之 中，还存在着DAC电路等一体化形成有更复杂的电路的装置。
图17是表示内置有DAC电路的液晶显示装置的现有显示器系统的构 成框图。
在现有的DAC电路内置型的液晶显示装置中，除了与不内置DAC电 路的图16的装置同样的、以矩阵状布线并配置有M行N列像素的有源矩 阵显示区域110;行方向的扫描电路109;和列方向的扫描电路3506之外， 在显示器件基板101上还一体化形成有数据寄存器3507、锁存电路105、 DAC电路106、选择电路107、电平移动/时间缓冲器108等电路。
在该构成中，被安装在显示器件基板101的外部的控制器IC不包括 使用高电压的DAC电路，能够由存储器111、输出缓冲器112、控制器 113全部为低电压的电路/元件构成。结果，由于可在不并用为了生成写入 到液晶的电压信号所必要的高电压用工艺的情况下制作IC，所以，其价格 与混载有上述DAC的IC相比，可被抑制得较低。
上述的液晶显示装置形体薄、重量轻。因为具有这样的特征，所以， 这些液晶显示装置被搭载在便携式信息处理装置中。
而且，上述液晶显示装置是基于一般的CMOS (Complementary Metal —Oxide Semiconductor)构成的驱动电路一体型的显示装置的一个例子。 通过采取CMOS构成，例如可以通过采用了反向器(inverter)电路及时 钟控制反向器(clocked inverter)电路的静态电路来实现构成上述行方向 的扫描电路109、或者列方向的扫描电路3056等的扫描电路的移位寄存器 电路。
不限定于CMOS构成的TFT电路，还提出了仅由NMOS、或PMOS 的TFT构成的、所谓由单沟道的TFT构成的驱动电路一体型显示装置。 单沟道的TFT电路与CMOS构成的TFT电路相比，由于所使用的层数少， 所以，能够减少光致掩模数、縮短制造期间，因此，与CMOS构成的TFT 电路相比，可期待以低成本进行制作。
<2时钟型的构成>
作为采用了上述单沟道TFT的电路，表示了专利文献2 (特开2004 —78172)所公开的构成。图18是专利文献2 (特开2004—78172)的移 位寄存器的框图。图19是表示专利文献2 (特开2004—78172)的移位寄 存器的具体电路构成的图。图20是专利文献2 (特开2004—78172)的移 位寄存器的输出波形图。另外，图21是用于对专利文献2 (特开2004— 78172)的移位寄存器的驱动波形进行说明的波形图。
如图18所示，移位寄存器纵向顺序连接有9个级段(stage) (SRH1 SRH9)。即，各级段的输出端子(OUT)与下一个级段的输入端子(IN) 连接。
级段的数量由与数据线块对应的8个级段(SRH1 SRH8)和一个虚 设级段(SRH9)构成。各级段具有输入端子(IN)、输出端子(OUT)、 控制端子(CT)、时钟输入端子(CK)、第一电源电压端子(VSS)、 第二电源电压端子(VDD)。
8个级段(SRH1 SRH8)向各数据线块(BL1 BL8)的块选择端子 分别提供块选择信号(DE1 DE8)。块选择开始信号是各线块的使能信 号。
参照图19、图20和图21对各级段的动作进行说明。
图19是表示图18的移位寄存器164的第N级构成的图。GOUT[N— 1〗是第N—1级的输出(N=l的情况下为STH) ， G0UT[N+1]是第N+1 级的输出，GOUT[N]是第N级的输出。从输入端子IN(图19的G0UT[N 一l])向上拉驱动部173的晶体管M3的栅极输入的扫描开始信号(STV) (当前段晶体管为SRH1时，是输入到输入端子IN的图18的STH)的上 升沿，使晶体管M3导通，上拉部171的电容器C开始被充电。由此，上 拉晶体管M1被接通(turn on)，在输出端子显示第一时钟信号(CKV) 的high电平区间。
如果输出端子(OUT,对应图19的GOUT[N])显示时钟信号的high 电平区间，则该输出电压被电容器(C)自举(bootstrap)，上拉晶体管 Ml的栅极线驱动电压上升为接通电压(VON)以上。
另一方面，在下拉驱动部174被输入开始信号之前，第一节点(Nl)
通过第六晶体管M6被上升为第二电源电压(VON)，使得第二晶体管 M2被接通。因此，输出端子(OUT，对应于图19的GOUT[N])的输出 信号的电压成为第一电源电压(VOFF)状态。如果输入了扫描开始信号 (STV)，则第七晶体管M7将被接通。
这里，如果第二节点(N2)的电位通过第六晶体管M6开始上升，则 第四晶体管M4开始被接通，由此，电容(C)的充电电压通过第四晶体 管M4开始放电。从而，上拉晶体管(Ml)也开始被接通。接着，由于对 控制端子(CT)提供的下一个级段的输出信号GOUT (N+l)上升为接 通电压，所以，第五晶体管(M5)被接通。
而且，第二节点(N2)被接通，输出端子OUT以接通电压(VON) 被降低为截至电压(VOFF)。
根据上述的动作，通过各级段动作，可顺次稳定地产生输出信号 GOUT[l] GOUT[4]。
<4时钟型的构成>
作为由4时钟信号(C1 C4)控制的电路构成，在专利文献3 (特开 2000—155550号公报)中公开了一种图22所示的电路。其由第一NMOS 晶体管Tl 第六NMOS晶体管T6和电容器CAP1、 CL1及CL2构成。 参照图22、图23，对该电路的动作进行说明。
当在第一节点Pl上成为high电平时，晶体管T5被接通。如果在该 状态下C1成为high逻辑电平,则输出线14i经由晶体管T5的漏极及源极， 来充电所供给的Cl的high电平的电压。
当high电平的Cl被提供给输出线14i时，CAP1使第一节点Pl的电 压上升到Cl的电压电平。通过由该CAP1增加栅极电压，晶体管T5可无 衰减地将high电平的Cl向输出线14i侧传递。
如果Cl从high电平向low电平迁移，则输出线14i的电压也同样向 low电平迁移。这是因为晶体管T5通过第一节点P1的电位将接通状态维 持为原样。
接着，如果C3从low电平向high电平迁移，则晶体管T3按照P2的 电压具有high电平的方式被接通。
晶体管T2也通过自身的栅极被施加的第二节点P2的high电平的电
压而接通，将第一节点Pl上的电荷向与VSSL连接的VSS侧放电。
同样，晶体管T6也响应被提供给自身的栅极的第二节点P2的high
电平，使得输出线14i的输出信号成为low电平。
专利文献1特开2004—046054号公报(第31—32页、图37、 38)专利文献2特开2004—78172号公报(第36 — 37页、图5 —图9)专利文献3特开2000—155550号公报(第27页、图l、图2、图
3)
将专利文献l一3各自公开的内容引用到本说明书中。由本发明得出 以下的分析。在上述的现有技术中存在着下述的问题点。 <2时钟型的构成的问题点〉
当采用专利文献2 (特开2004—78172号公报)所公开的结构时，为 了维持GOUT[N]的截止状态，需要将图19中的晶体管M2维持为导通状 态。而且，到节点N2的电位自身输出，然后被下一级的GOUT复位成high 电平之后，接下来自身输出的时刻之前，需要将节点N2维持为Wgh电平。 在该构成中，基于源极/漏极与节点N2连接的晶体管M7的漏电流，使得 节点N2的电位从high电平开始缓慢降低。
由此，晶体管M2的电流驱动能力也降低，结果，难以将GOUT[N] 维持为截止状态。同样，晶体管M4的电流驱动能力也降低，使得节点 Nl迁移为浮置状态。即，晶体管M1的栅极成为开放状态。
在该状态下，晶体管M1的栅极的电位因为与晶体管M1的源极连接 的CKV、或CKVB的脉冲引起振动而变动。综上所述，GOUT[N]会原样 地输出CKV或CKVB的信号作为GOUT[N]。
艮口，在专利文献2中，因为晶体管的漏电流会引起在原本不需要输出 的时刻进行了输出的误动作。众所周知，对于晶体管而言，晶体管自身的 性能(例如阈值电压、漏电流等)会因为制造工艺时的参数变动等而变动。
尤其是在玻璃基板上制作的薄膜晶体管，由于使用了光透过性的玻璃 基板，所以还会因为光照射而产生光泄漏电流。
而且，当再成为沟道部分的硅层中，例如采用了通过照射准分子激光 来进行再结晶化的多晶硅层时，由于再结晶化后的结晶粒的大小与密度会 产生偏差，所以，将导致晶体管特性的变动。
因此，如果想要利用薄膜晶体管实现专利文献2的电路，则因为上述 晶体管特性的变动，有时会产生电路的误动作。 <4时钟型的构成的问题点>
接着，在专利文献3 (特开2000 — 155550号公报)的情况下，为了维 持图22中的输出14i的截止状态，需要将第一节点Pl维持为low电平， 将第二节点P2维持为high电平。g卩，需要使栅极与第一节点Pl连接的 晶体管T5为截止状态，使栅极与第二节点P2连接的晶体管T6为导通状 态。
这里，第二节点P2的电位有可能因为晶体管T4或晶体管T3的特性 变动，从high电平缓慢降低。图22的构成针对这种变动原因，如图23 所示，利用时钟信号C3将第二节点P2复位成high电平。通过该动作， 可以抑制因第二节点P2的浮置而引起的误动作。
但是，在专利文献3的构成中，产生了时钟信号数量增加的其他问题。 因此，由于利用薄膜晶体管来实现专利文献3的构成，所以，将引起因晶 体管特性的变动引起的电路的误动作、时钟信号数量增加的任意一个问 题。
发明内容
因此，本发明的目的在于，提供一种不增加时钟信号数量、且提高了 相对晶体管特性变动的电路动作容限的半导体电路、具备该半导体电路的 扫描电路、及具备扫描电路的显示装置。
本申请所公开的发明为了解决上述课题，大致采用了以下的构成。
本发明的一个方式(侧面)所涉及的半导体电路是接收时钟信号和开 始信号或前段的输出信号来进行驱动的半导体电路，在自身为非激活状态 下，利用比所述时钟信号周期短的信号来刷新任意的浮游节点。
本发明另一方式(侧面)所涉及的半导体电路是接收时钟信号和开始 信号或前段的输出信号来进行驱动的半导体电路，在自身为非激活状态 下，对任意的浮游节点，利用比所述时钟信号周期短的信号、和与前段的 所述浮游节点不同的浮游节点的电位来进行刷新。
在本发明又一方式(侧面)所涉及的移位寄存器中，具备多级级联的
电路要素，所述电路要素具备至少被输入第一、第二时钟信号和周期比所 述第一、第二时钟信号中至少一个的周期短的控制信号，并响应所述控制 信号的激活，生成输出信号的机构，所述输出信号被传送给邻接的所述电 路要素，在电路要素顺次激活的移位寄存器电路中，所述电路要素包括所 述半导体电路。
本发明的移位寄存器中，在前段的电路要素被激活的期间，所述控制 信号被维持为预先确定的规定逻辑值。
本发明又一方式(侧面)所涉及的显示装置包括排列有多个像素的 像素阵列、激活所述像素的控制电路，所述控制电路的至少一个包括所述 移位寄存器。
本发明所涉及的显示装置包括排列有多个像素的像素阵列、激活所 述像素的栅极线驱动电路、和对所述像素施加规定电压的数据线驱动电 路，所述栅极线驱动电路包括所述移位寄存器电路，所述控制信号兼作对 所述数据线驱动电路进行控制的信号。
本发明所涉及的显示装置包括排列有多个像素的像素阵列、激活所 述像素的栅极线驱动电路、用于对所述像素设定规定电压的预充电电路、 和对所述像素施加视频信号电压的数据线驱动电路，所述栅极线驱动电路 包括所述移位寄存器电路，所述控制信号兼作对所述预充电电路进行控制 的信号。
本发明又一方式所涉及的半导体电路具备连接在第一时钟端子与第 一电源之间的第一及第二晶体管连接在刷新端子与所述第一电源之间的 第三及第四晶体管；和连接在第二电源与所述第一电源之间的第五及第六 晶体管；所述第四及第五晶体管的控制端子与信号输入端子公共连接，所 述第三晶体管的控制端子与第二时钟端子连接，所述第一晶体管的控制端 子与所述第五及第六晶体管的连接节点连接，所述第二晶体管的控制端子 与所述第六晶体管的控制端子连接，所述第一及第二晶体管的连接节点与 输出端子连接，对所述刷新端子输入的信号的周期比向第一、第二时钟端 子输入的时钟信号的周期短。
本发明另一个方式所涉及的半导体电路包括第一和第二移位寄存器， 所述第一移位寄存器具备连接在第一时钟端子与第一电源之间的第一及
第二晶体管、连接在刷新端子与所述第一电源之间的第三及第四晶体管、 和连接在第二电源与所述第一电源之间的第五及第六晶体管；所述第四及 第五晶体管的控制端子与所述第一移位寄存器的信号输入端子公共连接， 所述第三晶体管的控制端子与第二时钟端子连接，所述第一晶体管的控制 端子与所述第五和第六晶体管的连接节点连接，所述第二晶体管的控制端 子与所述第六晶体管的控制端子连接，所述第一和所述第二晶体管的连接 节点与所述第一移位寄存器的输出端子连接。所述第二移位寄存器具备 连接在第二时钟端子与所述第一电源之间的第七及第八晶体管；连接在刷 新端子与所述第一电源之间的第九、第十、第十一晶体管；和连接在所述 第二电源与所述第一电源之间的第十二及第十三晶体管；所述第十一及第 十二晶体管的控制端子与所述第一移位寄存器的输出端子公共连接，所述 第九晶体管的控制端子与所述第二和第六晶体管的控制端子连接，所述第 十晶体管的控制端子与第一时钟端子连接，所述第七晶体管的控制端子与 所述第十二及第十三晶体管的连接节点连接，所述第八晶体管的控制端子 与所述第十三晶体管的控制端子连接，所述第七及第八晶体管的连接节点 与所述第二移位寄存器的输出端子连接。所述第一及第二移位寄存器的刷 新端子、第一时钟端子、第二时钟端子与刷新信号线、第一时钟信号线、 第二时钟信号线连接，第一、第二时钟信号为互补关系，向所述刷新端子 输入的信号的周期比向第一、第二时钟端子输入的时钟信号的周期短。
根据本发明，可提供不会增加时钟信号数量、并提高了相对晶体管特 性变动的电路动作容限的半导体电路、扫描电路、或利用了它们的显示装 置。根据本发明，在利用了半导体装置的显示装置中，由于利用其他半导 体电路中所使用的控制信号进行刷新，所以，不需新设置控制信号。
在本发明中，由于可以利用周期比时钟信号短的信号进行刷新，所以， 不会因为浮游节点的电位变化而引起输出异常，从而可以提高半导体装置 的泄漏耐性。
图1是表示本发明的第一实施方式的构成的图。 图2是表示本发明的第一实施方式的构成的图。
图3是用于说明本发明第一实施方式的动作的时间图。
图4是用于对本发明的第一实施方式、第三实施方式的TFT基板的制
造方法进行说明的工序剖面图。
图5是表示本发明的第二实施方式的构成的图。
图6是用于说明本发明的第二实施方式的动作的时间图。
图7是用于对本发明的第二实施方式、第四实施方式的TFT基板的制
造方法进行说明的工序剖面图。
图8是表示本发明的第三实施方式的构成的图。
图9是用于说明本发明第三实施方式的动作的时间图。
图IO是表示本发明的第四实施方式的构成的图。
图11是用于说明本发明的第四实施方式的动作的时间图。
图12是表示本发明的第五实施方式的构成的图。
图13是用于说明本发明的第五实施方式的动作的时间图。
图14是表示本发明的第六实施方式的构成的图。
图15是用于说明本发明的第六实施方式的动作的时间图。
图16是表示现有的一般驱动电路一体型液晶显示装置的显示器系统
的构成的框图。
图17是表示现有的DAC电路内置型液晶显示装置的显示器系统的构 成的图。
图18是表示专利文献2 (特开2004 — 78172号公报)所记载的移位寄 存器的构成的图。
图19是用于说明专利文献2 (特开2004—78172号公报)所记载的移 位寄存器的图。
图20是专利文献2 (特开2004—78172号公报)的移位寄存器的输出 波形图。
图21是对专利文献2 (特开2004—78172号公报)的移位寄存器的驱 动波形进行说明的波形图。
图22是表示专利文献3 (特开2000—155550号公报)的移位寄存器 电路的图。
图23是表示专利文献3 (特开2000 — 155550号公报)的信号保持块 的构成的图。
图中101 —显示器件基板，105 —锁存电路，106—DAC (数字模拟 变换)电路，107 —选择电路，108—电平移动/时间缓冲器，109—扫描电 路，liO —有源矩阵显示区域，lll一存储器，U2 —输出缓冲器，113 —控 制器，171—上拉(pullup)部，172 —下拉(pulldown)部，173 —上拉驱 动部，174 —下拉驱动部，1000、 1000, 、 10002、 1000n-,、 1000。一移位寄 存器，IIOO —晶体管基板，1101 —扫描电路，1102—预充电电路，1103 — 像素阵列，1104—开关电路，1105—源极驱动器，1106—挠性电缆(flexible cable), 1107—像素，1108 —数据线，1109 —栅极线，1110 —预充电信号， 1111 —开始信号，1112 —预充电电源线，1113 —开关信号(R、 G、 B)， 2000 —玻璃基板，2001—氧化硅膜，2002—非晶硅(多晶硅膜)，2003 — 光致抗蚀剂，2004—氧化硅膜，2005—栅电极，2007—层间膜，2008 —接 触孔，2009—电极层，3501 —扫描电路/数据寄存器，3502—DAC (数字 模拟变换)电路，3503 —电平移动器，3504、 3506 —扫描电路(列方向的 扫描电路)，3505 —模拟开关，3507—数据寄存器。
具体实施例方式
参照附图，对上述的本发明作进一步的说明。 <第一实施方式>
图1是表示本发明第一实施例的半导体电路的一个构成例的图。图2 是表示将图1所示的移位寄存器1000 (半导体电路)作为基本电路单位的 一个构成例的图。优选N沟道MOS晶体管(称为NMOS晶体管)的物理 形状及大小在能够以足够的动作容限进行电路动作的范围内设计。
虽然没有特别限定，但在图1所示的实例中，作为控制信号，从第一、 第二时钟端子C1、 C2输入第一、第二时钟信号(CLK1及CLK2)，从信 号输入端子IN输入开始信号(ST)，从端子RF输入刷新信号(RF)， 从输出端子OUT输出输出信号(OUT)。更详细而言，图1中具有漏 极与高位侧电源VDD连接、栅极与端子IN连接的NMOS晶体管MN5; 漏极与NMOS晶体管MN5的源极(节点Nl)连接，源极与低位侧电源 VSS连接的NMOS晶体管MN6;漏极与端子RF连接，栅极与端子C2连
接的NMOS晶体管MN3;漏极与NM0S晶体管MN3的源极连接，栅极 与端子IN连接，源极与低位侧电源VSS连接的NMOS晶体管MN4;漏 极与端子C1连接，栅极与节点N1连接的NM0S晶体管MN1;和漏极与 NMOS晶体管MN1的源极连接，栅极与NMOS晶体管MN6的栅极连接， 源极与低位侧电源VSS连接的NMOS晶体管MN2;将NMOS晶体管NM1 的源极与NM2的漏极的连接节点作为输出端子OUT。将NMOS晶体管 MN6、 MN2的公共栅极设为节点N2。本实施方式将节点N2构成为利用 第二时钟信号CLK2和刷新信号(RF)来控制NMOS晶体管MN3。
图2中表示了将图1的移位寄存器1000作为基本电路单位，n (其中 n为规定的正整数)级、级联(cascade)的构成。
参照图2， IN (开始信号ST)被输入给移位寄存器1000,，移位寄存 器IOOO,的输出被输入给移位寄存器10002的输入IN。以下同样，移位寄 存器1000^的输出输入给移位寄存器1000n的输入IN。刷新信号RF、 CLK1、 CLK2分别被公共输入到各移位寄存器1000的端子RF、 Cl、 C2。
图3是用于说明本实施方式的动作的时间图。参照图1 图3，对本 实施方式的动作进行说明。
首先，如果对图2的第一级移位寄存器1000,输入开始信号ST的high 电平(图3的(1))，则图1的晶体管MN4及晶体管MN5都成为导通 状态。由此，节点N1被导通状态的晶体管MN5设定为电位(VDD—VT, 其中，VT是NMOS晶体管的阈值电压)；节点N2被导通状态的晶体管 MN4设定为VSS。
另外，对于节点N2而言，当信号RF为high时，暂时上升为high; 但当RF返回为low时，节点N2也再次下降为VSS。另外，虽然没有特 别限定，但在图3所示的例子中，信号RF响应时钟信号CLK1的边沿而 上升，作为分别比时钟CLK1的high期间、low期间短的脉冲宽度的high 脉冲加载。
接着，如果开始信号ST迁移为low, CLK1迁移为high(图3的(2))， 则节点N1基于自举(bootstrap)效应从成为(VDD—VT)的电压进一步 上升。由此，晶体管MN1的栅极被施加的电压增高，输出端子OUT迁移 至VDD。
进而，当CLK1迁移为low、 CLK2迁移为high时(图3的(3))， 通过CLK1的low信号被传输给输出端子OUT,使得输出端子OUT迁移 为low。
而且，由于RF再次迁移为high,所以，节点N2从low迁移为high (图3的(4))。
接着，针对图2的第二级移位寄存器10002的动作进行说明。
第二级移位寄存器10002内的ST节点未被输入控制信号ST，其连接 着前段(第一级移位寄存器1000,)的输出端子OUT。
艮P，图3的(2)中，当OUT0成为high时，第二级移位寄存器10002 中，进行与第一级的移位寄存器1000,内的ST中开始信号ST为high时同 样的动作。即，从此之后，除了利用CLK2之外，动作与第一级的移位寄 存器1000,相同。
这样，如图3所示，如果移位寄存器1000j的输出OUT为low，则移 位寄存器10002的输出0UT1迁移为high。
纵列的移位寄存器1000接收来自邻接的移位寄存器1000的OUT信 号，并输出OUT信号。
本发明可以通过利用刷新信号RF，在每一个时钟周期将成为浮置状 态的节点进行一次设定为任意的电位。因此，由于成为浮置状态的期间縮 短，所以，可抑制因晶体管的特性变动而引起的电路的误动作。
下面，对本发明第一实施方式的制造方法进行说明。
首先，参照图4 (a) 图4 (g)，对本发明第一实施方式的TFT基 板的制造方法进行说明。
图4是表示通过多晶硅TFT技术在玻璃基板2000上形成由NMOS TFT构成的TFT基板的工艺。
在玻璃基板2000上形成了氧化硅膜2001之后，生长非晶硅2002。这 里，氧化硅膜2001是用于通过夹设在玻璃基板2000和非晶硅2002之间， 来减轻玻璃基板2000对非晶硅2002带来的影响的层。
接着，利用准分子激光器进行退火，使非晶硅多晶硅化(图4 (a))。
然后，通过光致蚀刻剂和蚀刻工艺，图案形成多晶硅膜2002(图4(b))。
并且，在涂敷光致抗蚀剂2003并进行了曝光之后，在形成了图案的
状态下，通过掺杂磷(P)，来形成n沟道的源极和漏极区域(图4(e))。
接着，在生长膜厚例如为卯nm的氧化硅膜2004之后，通过生长例如 由微晶硅(u—c一Si)、硅化钨(WSi)构成的层，并实施图案形成，来 形成栅电极2005 (图4 (d))。
然后，在层叠由氧化硅膜或氮化硅膜形成的层间膜2007 (图4 (e)) 之后，在上述层间膜2007中形成接触孔2008 (参照图4 (f))。
接着，例如通过溅射法形成由铝或铬等形成的电极层2009，并进行图 案形成(图4 (g))。
由此，制作了NMOSTFT及电容。
在本实施方式中，多晶硅膜的形成中使用了准分子激光器，但也可以 使用其他的激光器，例如连续谐振的CW (Continuous Wave)激光器等， 还可以使用基于热处理的固相生长。
这样，通过图4所示的工序，可在玻璃基板2000上形成由多晶硅构 成的TFT基板。
另外，TFT基板的制造工艺的优点是能够实现大面积基板上的高密 度布线。
这有助于实现具有高精细的像素阵列的显示装置。通过上述工艺，可 以制造第一实施方式的半导体电路。
<第二实施方式>
图5是表示本发明的第二实施方式的构成的图。本实施方式与上述第 一实施方式在构成上的不同之处在于构成移位寄存器1000的晶体管的极 性(导电型)。在上述第一实施方式中，利用NMOS晶体管MN1 MN6 构成，但在本实施方式中，由PMOS晶体管MP1 MP6构成。
另外，优选各PMOS晶体管的物理形状及大小在能够以足够的动作容 限进行电路动作的范围内设计。是分别被输入时钟信号CLK1及CLK2、 开始信号ST、刷新信号RF作为控制信号而输出OUT信号的设备。
本实施方式的移位寄存器1000也和上述第一实施方式同样，采用图2 所示的构成。
图6是用于说明本实施方式的动作的时间图。参照图5、图2、图6，对本实施方式的动作进行说明。
首先，如果对图2的第一级移位寄存器100(^ (其中，其电路结构为 图5的构成)输入开始信号ST的low (图6的(1)),则晶体管MP4 及MP5都成为导通状态。由此，节点Pl被晶体管MP5被设定为(VSS +VT),节点P2被晶体管MP4设定为VDD。这里，VT表示晶体管的阈
值电压。
而且，虽然节点P2在刷新信号RF成为low时暂时下降为low,但当 刷新信号RF返回为high的同时，节点P2也再次上升为VDD。另外，虽 然没有特别限定，但在图6所示的例子中，信号RF响应时钟信号CLK1 的边沿而上升，作为分别比时钟CLK1的high期间、low期间短的脉冲宽 度的low脉冲加载。
接着，当开始信号ST迁移为high、CLKl迁移为low时(图6的(2)), 节点P1基于自举效应从成为(VSS—VT)的电位进一步下降。由此，对 晶体管MP1的栅极施加的电压降低，输出OUT迁移至VSS。并且，如果 CLK1迁移为high、 CLK2迁移为low (图6的(3))，则因CXK1的high 信号被传送给OUT0，使得OUTO迁移为high。
而且，由于刷新信号RF再次迁移为low，所以，节点P2从high迁移 为low (图6的(3))。
接着，针对图2的第二级移位寄存器10002 (其中，其电路结构为图5 的构成)的动作进行说明。对第二级的移位寄存器10002内的ST节点不 输入控制信号ST，而输入前段(第一级的移位寄存器1000》的OUT信 号(OUTO)。
艮口，图6的期间(2)中，OUTO成为low的情况，与开始信号ST在 第一级移位寄存器1000,中成为low的情况是同样的动作。此后的动作除 了利用CLK2之外，与第一级的移位寄存器1000，相同。当移位寄存器1000, 的OUT0成为high时，移位寄存器10002的0UT1迁移为low(图6的(3))。
这样，多级级联的移位寄存器1000接收邻接的移位寄存器1000的 OUT信号，连续输出OUT信号。
本发明的特征在于，可以通过利用刷新信号RF在每一个时钟周期中 进行一次设定，将成为浮置状态的节点设定为任意的电位。因此，由于成
为浮置状态的期间被縮短，所以，可抑制因晶体管的特性变动而引起的电 路的误动作。
接着，参照图7 (a) 图7 (g)，对本发明第二实施方式的TFT基 板的制造方法进行说明。图7示出了通过多晶硅TFT技术在玻璃基板2000 上制造由PMOS TFT构成的TFT基板的工艺。
首先，在玻璃基板2000上形成了氧化硅膜2001之后，生长非晶硅 2002。这里氧化硅膜2001是通过夹设在玻璃基板2000和非晶硅2002之 间，用于减轻玻璃基板2000对非晶硅2002造成的影响的层。
接着，利用准分子激光器进行退火，使非晶硅多晶硅化(图7 (a))。
然后，通过光致蚀刻剂和蚀刻工艺，图案形成多晶硅膜2002(图7(b))。
并且，在涂敷了光致抗蚀剂2003并进行了曝光而形成图案的状态下， 通过掺杂硼(B)等p型杂质，来形成p沟道的源极和漏极区域(图7 (c))。
接着，在生长膜厚例如为90nm的氧化硅膜2004之后，通过生长例如 由微晶硅(P—c一Si)、硅化钨(WSi)构成的层，并实施图案形成，来 形成栅电极2005 (图7 (d))。
然后，在层叠了由氧化硅膜或氮化硅膜形成的层间膜2007 (图7 (e)) 之后，在上述层间膜2007中形成接触孔2008 (参照图7 (f))。
接着，例如通过溅射法形成由铝或铬形成的电极层2009，并进行图案 形成(图7 (g))。
由此，制作了p—沟道TFT及电容。本实施方式中，多晶硅膜的形成 中使用了准分子激光器，但也可以使用其他的激光器，例如连续振动的 CW激光器等，还可以使用基于热处理的固相生长。
这样，通过图7所示的工序，可在玻璃基板2000上形成由多晶硅构 成的TFT基板。
另外，TFT基板的制造工艺的优点是；能够实现大面积基板上的高密 度布线。这有助于实现具有高精细的像素阵列的显示装置。通过上述工艺， 可以制造第二实施方式的半导体电路。
(第三实施方式)
接着，对本发明的第三实施方式的构造进行下述说明。图8是表示本
发明第三实施方式的构成的图。本实施方式如图8所示，作为基本构成单 位的移位寄存器1000,由NMOS晶体管(MN02 MN07)构成。
图8表示了两级连揆移位寄存器1000的构成。这里，第一级的移位 寄存器IOOO,的构成由在上述第一实施方式中所说明的图1的结构构成。
第二级之后的移位寄存器10002与第一级移位寄存器1000!的构成的 不同之处在于，纵向层叠(级联)连接的NMOS晶体管MN13和MN17 的部分。
在第一级移位寄存器1000,中，利用RF和CLK2进行控制的晶体管 MN03与RF端子和节点N02连接，与之相对，第二级以后在RF和节点 N02之间级联着MN17和MN13。
晶体管MN17的漏极与RF连接，栅极与前段、即第一级的N02连接， 晶体管MN13的栅极与CLK1连接。
而且，优选各NMOS晶体管的物理形状及大小在能够以足够的动作 容限进行电路动作的范围内设计。
通过分别输入时钟信号CLK1及CLK2、开始信号ST、刷新信号RF 作为控制信号，来输出OUT信号。
参照图9的时间图对本实施方式的动作进行说明。第三实施方式的特 征在于，在第一级的移位寄存器1000,被激活的期间(到图9中的(2)期 间为止)，刷新信号RF被固定为low。
当图8的第一级移位寄存器1000,被输入开始信号ST的high时(1)， 晶体管MN04和MN05都成为导通状态。
由此，节点N01被晶体管MN05设定为(VDD—VT)，节点N02被 晶体管MN04设定为VSS。这里，VT表示晶体管的阈值电压。
接着，如果开始信号ST迁移为bw、CLKl迁移为high(图9的(2))， 则节点N01基于自举效应而从成为(VDD—VT)的电位进一步上升。
由此，对晶体管MN01的栅极施加的电压升高，输出OUT迁移至 VDD。
进而，如果CLKl迁移为low、 CLK2迁移为high (图9的(3)), 则因CLK1的low信号被传送给OUT,使得OUT0迁移为low。
另外，由于RF再次迁移为high，所以，节点N02从bw迁移为high(图9的(3))。
接着，对图8的第二级移位寄存器10002的动作进行说明。 由于第二级移位寄存器10002内的晶体管MN14及MN15的栅极，与
前段、即第一级移位寄存器1000,的输出OUT0连接，所以，在图9的(2)
中，第二级移位寄存器10002的动作在OUT0迁移为high的时刻开始。 艮卩，晶体管MN14和MN15都成为导通状态，节点N11被MN15设
定为(VDD—VT)，节点N12被MN14设定为VSS。这里，VT表示晶
体管的阈值电压。
接着，当OUT0迁移为low、 CUC2迁移为high (图9的(3))时， 则Nll基于自举效应从成为(VDD—VT)的电位进一步上升。由此，对 MN11的栅极施加的电压升高，输出OUT迁移至VDD。
进而，如果CLK2迁移为low、 CLK1迁移为high,则因CLK2的low 信号被传送给0UT1，使得OUTl迁移为low (图9的(4))。该OUT1 被传送给未图示的第三级移位寄存器1000。
这样，纵向排列的移位寄存器1000通过接收相邻的移位寄存器1000 的OUT信号来开始动作，从而连续输出、传输OUT信号。
本实施方式的特征在于，通过利用刷新信号RF可以在每一个时钟周 期中进行一次设定，将成为浮置状态的节点设定为任意的电位。因此，由 于可縮短成为浮置状态的期间，所以能够抑制因晶体管的特性变动而引起 的电路的误动作。
而且，由于在第一级移位寄存器1000,被激活的期间，RF被固定为 low，所以，图8中的晶体管MN03和晶体管MN04分别通过开始信号ST 和第二时钟CLK2同时成为ON状态，即便在刷新端子RF—VSS之间成 为导通状态的情况下，由于刷新端子RF与VSS是同电位，所以，不会产 生贯通电流。因此，在本实施方式中，能够实现消耗功率低的移位寄存器 1000。
优选本实施方式的制造方法与第一实施方式同样，采用图4所示的方 法来制造。
<第四实施方式>接着，对本发明的第四实施方式的构造进行说明。图10是表示本发 明的第四实施方式的构造的图。参照图10，本实施方式中作为基本构成单 位的移位寄存器1000,具备PMOS晶体管(MP01 MP07)。图IO表示了 两级连接移位寄存器1000的构成。这里，第一级移位寄存器100(h的构成 与图5的构成相同。第二级以后与图5的上述实施方式2的构成不同。第 二级以后的移位寄存器10002的构成与第一级移位寄存器1000!的构成的 不同点在于，晶体管MP13和MP17的部分。
在第一级移位寄存器1000,中，利用刷新信号RF和CLK2控制的 PMOS晶体管MP03与节点P02连接，而第二级以后的移位寄存器10002 中，在RF与节点P12之间纵列连接着PMOS晶体管MP17和MP13。PMOS 晶体管MP17的栅极与第一级移位寄存器1000,的节点P01连接，PMOS 晶体管MP13的栅极与CLK1连接。
另外，优选各PMOS晶体管的物理形状及大小在能够以足够的动作容 限进行电路动作的范围内设计。是分别被输入时钟信号CLK1及CLK2、 开始信号ST、刷新信号RF作为控制信号，从而输出OUT信号的设备。
图11是用于说明本实施方式的动作的时间图。参照图10、图11，对 本实施方式的动作进行说明。
本实施方式的特征在于，在第一级移位寄存器1000,被激活的期间(到 图ll中的(2)的期间为止)，刷新信号RF被固定为high。
如果对第一级移位寄存器1000!输入了开始信号ST的low (图11的 (1))，则晶体管MP04和MP05都成为导通状态。由此，节点P01被 晶体管MP05设定为(VSS+VT)，节点P02被晶体管MP04设定为VDD。 这里，VT表示晶体管的阈值电压。
接着，当开始信号ST迁移为high、CLKl迁移为low时(图11的(2))， 节点P01基于自举效应从成为(VSS+VT)的电位进一步下降。由此，对 晶体管MP01的栅极施加的电压增大，输出OUT迁移至VSS。并且，如 果CLK1迁移为high、 CLK2迁移为low (图11的(3)),则因CLK1 的high信号被传送给OUT,使得OUT0迁移为high。另外，由于RF再 次迁移为low,所以，节点P02从high迁移为low (图ll的(3))。
下面，对第二级移位寄存器10002的动作进行说明。由于第二级移位
寄存器10002内的晶体管MP14和MP15的栅极与前段、即第一级移位寄 存器1000,的输出OUT0连接，所以，在图ll的(2)中，第二级移位寄 存器10002的动作在OUTO迁移为low的时刻开始。
即，晶体管MP14及MP15都成为导通状态，节点Pl 1被晶体管MP15 设定为(VSS+VT)，节点P12被晶体管MP14设定为VSS。
接着，如果OUTO迁移为high、 CLK2迁移为low (图11的(3)), 则节点P11基于自举效应从成为(VSS + VT)的电位进一步下降。由此， 对晶体管MPll的栅极施加的电压降低，第二级移位寄存器10002的输出 0UT1迁移至VSS。进而，如果CLK2迁移为high、 CLK1迁移为low， 则因CLK2的high信号被传送给0UT1 ，使得第二级移位寄存器10002的 输出0UT1迁移为high(图11的(4))。第二级移位寄存器10002的OUTl 被传送给未图示的第三级移位寄存器。
这样，多级级联的移位寄存器1000通过接收邻接的移位寄存器1000 的OUT信号来开始动作，可连续地输出、传送OUT信号。
本发明的特征在于，可以通过利用刷新信号RF在每一个时钟周期中 进行一次设定，将成为浮置状态的节点设定为任意的电位。因此，由于成 为浮置状态的期间被縮短，所以，可抑制因晶体管的特性变动而引起的电 路的误动作。
而且，由于在第一级移位寄存器1000,被激活的期间，RF被固定为 high,所以，图10中的晶体管MP03和MP04分别基于CLK2和ST同时 成为导通状态，即便在VDD—RF之间成为导通状态的情况下，由于VDD 与RP为同电位，所以，不产生贯通电流。因此，在本实施方式中，能够 实现消耗功率低的移位寄存器1000。
优选本实施方式的制造方法与上述第二实施方式相同，可采用图7所 示的方法来制造。
<第五实施方式>
图12是表示本发明的第五实施方式的构成的图。本实施方式是将第 一^^第四实施方式的任意一个半导体电路作为显示装置的扫描电路而应 用的实例。
参照图12，本实施方式在构成显示装置的显示面板的晶体管基板1100 上具备像素阵列1103、顺次激活栅极线1109的扫描电路1101、以与视 频数据对应的灰度电压驱动数据线的源极驱动器1105、使数据线1108和 源极驱动器1105的连接接通/断开的开关电路1104、和一端与源极驱动器 1105连接且另一端与外部连接设备(未图示)连接的挠性电缆1106。与 挠性电缆1106连接的外部连接设备例如可以是参照图17等所说明的显示 控制器IC等。与挠性电缆U06连接的外部连接设备还可以是进行数据处 理，并向显示面板供给视频数据、控制信号、定时信号的MPU。扫描电 路1101可以利用通过与像素阵列1103的构成像素开关的晶体管相同工序 制造出的晶体管(TFT)构成。源极驱动器1105可以利用通过与像素阵列 1103的构成像素开关的晶体管相同工序制造出的晶体管(TFT)构成，也 可以由包括用CMOS工艺等在单晶Si基板上制成的晶体管的IC芯片构 成。显示面板如后所述，具备晶体管基板IIOO和对置绝缘基板(未图示)， 采用在两个基板之间夹持液晶等光学元件的结构。
优选晶体管基板1100由光透过性的绝缘基板构成。在像素阵列1103 中配置有多个像素1107。像素1107可以是液晶光学元件，也可以是有机 EL元件，还可以是接收其他的控制信号而使得光学特性变动的元件。
像素1107被配置在数据线1108与栅极线1109交叉的点处。与栅极 线1109公共连接的多个像素1107通过由该栅极线1109输出的的控制信 号(扫描信号)被同时激活，该被激活的多个像素1107显示与对应的数 据线1108所传送的信号对应的光学特性。
开关电路1104包括并列配置的晶体管。各个晶体管的源极和漏电极 中的一个与数据线U08连接。晶体管的栅极信号、源极/漏电极的另一方 分别与来自源极驱动器1105的布线连接。在开关电路1104的晶体管处于 导通状态时，与该晶体管连接的数据线被源极驱动器U05驱动，被设定 为与视频数据对应的电位。
从源极驱动器1105输出的开关信号(R、 G、 B) 1113，与在开关电 路1104中源极或漏电极和R、 G、 B的数据线连接的晶体管的栅极连接。 开关信号(R、 G、 B) 1113在一条线期间顺次被时分设定为高电平，开关 电路所对应的晶体管顺次被时分导通。除了开关电路1104之外，开关信
号(R、 G、 B) 1113中至少一条信号线与移位寄存器1000连接。
虽然没有特别的限定，但在图12所示的例子中，开关信号(R)的信 号线延伸至移位寄存器1000，作为上述第一 第四实施方式中已说明的上 述移位寄存器1000的刷新信号RF而被输入。在本实施例中，即开关信号 (R)除了担当开关电路1104的晶体管的导通/截止控制，以接通、断开R 信号的数据线与源极驱动器1105的数据信号输出的连接之外，还起着上 述第一 第四实施方式中的刷新信号RF的作用。因此，在本实施例中， 不需要通过源极驱动器1105新增加新的控制信号用于移位寄存器1000的 刷新信号RF。因此，可以直接使用现有的源极驱动器。
扫描电路1101级联配置有多个移位寄存器1000。
如上所述，在本实施例中，移位寄存器IOOO相当于上述第一 第四 实施方式的任意一个移位寄存器1000。
时钟信号线组(CLK1、 CLK2)、开关信号(R)分别延伸，通过源 极驱动器1105与扫描电路1101电连接。移位寄存器1000的输出信号分 别与栅极线(Gl、 G2、……、Gn)电连接。在本实施例中，如上所述， 开关信号(R)相当于控制移位寄存器IOOO的刷新信号RFp来自源极驱 动器1105的开始信号(ST) 1111被输入到移位寄存器1000的输入端子 IN。来自源极驱动器1105的时钟信号线组(CLK1、 CLK2)如图2、 g、 IO所示，与移位寄存器1000的时钟端子(Cl、 C2)连接。
挠性电缆1106是用于将来自外部连接设备(未图示)的电信号提供 给源极驱动器1105的连接机构。而且，源极驱动器1105是接收经由挠性 电缆1106传递的来自外部连接设备的电信号，分别将电信号传送给扫描 电路IIOI、开关电路1104的电路。外部连接设备可以通过挠性电缆1106 向源极驱动器1105供给视频数据、定时及控制信号(例如时钟、幵始信 号ST、开关信号R、 G、 B)。也可以由源极驱动器1105生成定时及控制 信号(例如时钟、开始信号ST、开关信号R、 G、 B)。
图12中表示了晶体管基板1100，但实际的显示装置采取了由上述晶 体管基板1100和对置的其他基板(未图示)夹持光学元件的构成。另外， 包括与像素阵列1103对置且具有透明对置电极的光透过性对置绝缘基板 (未图示)，在两个基板之间夹持有液晶等光学元件。由于本实施方式的构成扫描电路1101的移位寄存器1000是上述第 一 第四实施方式的任意一个构成，所以，对于移位寄存器1000自身的
动作而言，与各实施方式所记载的动作方法没有不同。
通过对扫描电路1101输入开始信号(ST)、及时钟信号(CLK1 CLK4)，对栅极线1109 (Gl、 G2、 G3、……、Gn—2、 Gn—1、 Gn)施 加脉冲，来选择、激活与栅极线U09连接的多个像素1107。此时CH Gn的波形相当于第一 第四实施方式的任意一个移位寄存器1000的OUT 信号。
这里，图13 (A)、图13 (B)分别表示以Gn脉冲为基准的时间图。 图13 (A)对应于实施方式一或实施方式三所记载的由NMOS晶体管构 成的电路，图13 (B)对应于实施方式二或实施方式四所记载的由PMOS 晶体管构成的电路。
参照图13 (A)来说明动作。图13 (A)中表示了对任意的第n级栅 极线Gn施加的脉冲、和开关信号(R、 G、 B)各自的电位的变化。
如果任意的第n级栅极线Gn从low电平迁移为high电平，则开关信 号R、 G、 B依次从low电平迁移为high。分别对与各开关连接的数据线 1108设定由源极驱动器1105输出的视频信号。
在开关信号B完全迁移为low电平之后，通过使Gn迁移为low电平， 完成了一系列的动作。
本实施方式的制造方法因所使用的移位寄存器1000的构成而不同。 例如在是第一实施方式或第三实施方式所记载的移位寄存器1000的情况 下，可采用图4所述的制造方法。另外，在是第二实施方式或第四实施方 式所记载的移位寄存器1000的情况下，可采用图7所述的制造方法。
而且，对于扫描电路1101以外的、例如构成幵关电路1104、源极驱 动器1105、像素1107的晶体管而言，优选通过与构成移位寄存器1000 的晶体管相同的工艺来制造。
<第六实施方式>
图14是表示本发明的第六实施方式的构成的图。本实施方式是将第 一 第四实施方式的任意一个半导体电路作为显示装置的扫描电路而应
用的实例。参照图14，本实施例与图12的实施例不同，还具备对数据线 进行预充电的预充电电路1102，作为上述第一^^第四实施方式的移位寄存 器电路1000的刷新信号RF，替代图12的开关信号(R),使用了由源极 驱动器U05输出、对预充电电路1102的激活进行控制的预充电信号(PC) 1110。
参照图14，本实施方式在晶体管基板1100上大致具备像素阵列 U03、预充电电路1102、开关电路1104、扫描电路1101、源极驱动器1105、 和挠性电缆1106。晶体管基板1100由光透过性的绝缘基板构成。在像素 阵列1103中以阵列状配置有多个像素U07。像素U07可以是一般的液晶 光学元件，也可以是有机EL元件，还可以是接收其他的控制信号而使得 光学特性变动的元件。
像素1107被配置在数据线1108与栅极线1109交叉的点处。像素1107 基于通过上述栅极信号1109的控制信号而被激活，显示与数据线1108所 传送的信号对应的光学特性。
开关电路1104和预充电电路1102采取并联了晶体管的构成。
各个晶体管的源极和漏电极中的一个与数据线1108连接，在晶体管 处于导通状态时，可以将数据线设定为任意的电位。晶体管的栅极信号、 源极/漏电极的另一方分别与通过源极驱动器1105而延伸的布线(开关信 号)电连接。
预充电信号(PC) 1110经由扫描电路1101与构成预充电电路1102 的晶体管的栅极连接。
根据本实施例，将控制预充电电路1102的预充电信号1110与扫描电 路1101的移位寄存器1000的刷新信号RF公共化。因此，不需要新增加 控制信号用作移位寄存器1000的刷新信号RF。
扫描电路U01纵列配置有多个移位寄存器1000。
移位寄存器1000相当于第一^^第四实施方式的任意一个所记载的移 位寄存器1000。
时钟信号线组(CLK1、 CLK2)、开始信号线(ST)、预充电信号线 (PC)通过源极驱动器1105分别延伸，与扫描电路1101电连接。移位寄 存器1000的输出信号分别与栅极线(GK G2、…'"、Gn)电连接。
挠性电缆1106是用于将来自外部连接设备1200的电信号提供给源极 驱动器1105的连接机构。
而且，源极驱动器1105是接收经由挠性电缆U06传递的来自外部连 接设备1200的电信号，分别向扫描电路1101、开关电路1104及预充电电 路1102传送电信号的电路。
图14中表示了晶体管基板1100，但实际的显示位置采取了由上述晶 体管基板1100和对置的其他基板(未图示)夹持光学元件的构成。
由于本实施方式的构成扫描电路1101的移位寄存器1000是上述第 一 第四实施方式的任意一个构成，所以，对于移位寄存器1000自身的 动作而言，与各实施方式所记载的动作方法没有不同。
通过对扫描电路1101输入开始信号(ST)、及时钟信号(CLK1 CLK4)，对栅极线1109 (Gl、 G2、 G3、 、 Gn—2、 Gn—1、 Gn)施
加脉冲，来选择、激活与栅极线1109连接的像素1107。此时CH Gn的 波形相当于第一 第四实施方式的任意一个移位寄存器1000的OUT信 号。
这里，图15 (A)、图15 (B)分别表示以Gn脉冲为基准的时间图。 图15 (A)对应于上述第一实施方式或上述第三实施方式所记载的由 NMOS晶体管构成的电路，图15 (B)对应于上述第二实施方式或上述第 四实施方式所记载的由PMOS晶体管构成的电路。
参照图15 (A)，对本实施方式的动作进行说明。图15 (A)中表示 了对任意的第n级栅极线Gn施加的脉冲、预充电信号(PC)、幵关信号 (R、 G、 B)各自的电位的变化。如果栅极线Gn从low电平迁移为high 电平，则经过规定的时间之后，预充电信号(PC)从bw电平迁移为high 电平。
由此，预充电电路1102被激活，构成预充电电路1102的全部晶体管 一起成为导通状态。从而，数据线1108的电位被设定为充电电源的电压值。
接着，使开关信号R、 G、 B依次从low电平迁移为high。分别对与 各开关连接的数据线1108设定由源极驱动器1105输出的视频信号。在开 关信号B完全迁移为low电平之后，通过使栅极线Gn迁移为low电平，
完成了一系列的动作。
本实施方式的制造方法因所使用的移位寄存器iooo的构成而不同。
例如在是上述第一实施方式或上述第三实施方式所记载的移位寄存器
1000的情况下，优选采用图4所述的制造方法。另外，在是上述第二实施 方式或第四实施方式所记载的移位寄存器1000的情况下，优选釆用图7 所述的制造方法。
而且，对于扫描电路1101以外的、例如构成开关电路1104、源极驱 动器1105、预充电电路1102、像素1107的晶体管而言，优选通过与构成 移位寄存器1000的晶体管相同的工艺来制造。
以上，基于上述实施例对本发明进行了说明，但本发明不限定于上述 实施例的构成，本发明的范围当然还包括本领域人员能够知晓的各种变 形、修正。
权利要求
1、一种半导体电路，被时钟信号控制，至少包括一个根据所述时钟信号成为浮游状态的节点，具备被输入周期比所述时钟信号的周期短的控制信号，根据所述控制信号将所述节点设定为规定电压的电路。
2、 根据权利要求1所述的半导体电路，其特征在于， 所述电路根据所述控制信号和所述时钟信号生成第二控制信号，利用所述第二控制信号将所述节点设定为所述规定的电压。
3、 根据权利要求1所述的半导体电路，其特征在于， 所述半导体电路由NMOS晶体管构成。
4、 根据权利要求1所述的半导体电路，其特征在于， 所述半导体电路由PMOS晶体管构成。
5、 根据权利要求1所述的半导体电路，其特征在于， 所述半导体电路形成在绝缘基板上。
6、 一种移位寄存器电路，具备多级级联连接的电路要素， 所述电路要素具备至少被输入第一、第二时钟信号和周期比所述第一、第二时钟信号中至少一个的周期短的控制信号，并响应所述控制信号 的激活生成输出信号的机构，所述输出信号被传送给邻接的所述电路要素，所述多个电路要素被顺次激活，所述电路要素包括权利要求1所述的半导体电路。
7、 根据权利要求6所述的移位寄存器电路，其特征在于，在前段的电路要素被激活的期间，所述控制信号被维持为预先确定的 规定逻辑值。
8、 一种显示装置，包括 排列有多个像素的像素阵列；和含有权利要求6所述的移位寄存器电路、激活所述像素的控制电路。
9、 一种显示装置，包括 排列有多个像素的像素阵列；激活所述像素的栅极线驱动电路；和 对被激活的所述像素施加视频信号电压的数据线驱动电路， 所述栅极线驱动电路包括权利要求6所述的移位寄存器电路， 所述控制信号兼作对所述数据线驱动电路进行控制的信号。
10、 一种显示装置，包括 排列有多个像素的像素阵列； 激活所述像素的栅极线驱动电路；用于将所述像素设定为规定的预充电电压的预充电电路；和 对被激活的所述像素施加视频信号电压的数据线驱动电路， 所述栅极线驱动电路包括权利要求6所述的移位寄存器电路， 所述控制信号兼作对所述预充电电路进行控制的信号。
11、 一种半导体电路，具备 用于输入输入信号的信号输入端子； 用于输出输出信号的输出端子；用于分别输入第一、第二时钟信号的第一、第二时钟端子； 刷新端子；分别与第一、第二电源连接的第一、第二电源端子；连接在所述第一时钟端子与第一电源端子之间的第一及第二晶体管；连接在所述刷新端子与所述第一电源端子之间的第三及第四晶体管；和连接在所述第二电源端子与所述第一电源端子之间的第五及第六晶 体管；所述第四及第五晶体管的控制端子与所述信号输入端子公共连接，所述第三晶体管的控制端子与所述第二时钟端子连接，所述第一晶体管的控制端子与所述第五及第六晶体管的连接节点连接，所述第二晶体管的控制端子与所述第六晶体管的控制端子连接， 所述第一及第二晶体管的连接节点与所述输出端子连接， 对所述刷新端子输入的信号的周期比向所述第一及第二时钟端子输 入的时钟信号的周期短。
12、 一种半导体电路，包括第一和第二移位寄存器，所述第一移位寄存器具备用于输入输入信号的信号输入端子；用于输出输出信号的输出端子；用于分别输入第一、第二时钟信号的第一、第二时钟端子； 刷新端子；分别与第一、第二电源连接的第一、第二电源端子；连接在第一时钟端子与第一电源之间的第一及第二晶体管；连接在所述刷新端子与所述第一电源端子之间的第三及第四晶体管；和连接在所述第二电源端子与所述第一电源端子之间的第五及第六晶 体管；所述第四及第五晶体管的控制端子与所述第一移位寄存器的所述信 号输入端子公共连接，所述第三晶体管的控制端子与所述第二时钟端子连接， 所述第一晶体管的控制端子与所述第五和第六晶体管的连接节点连接，所述第二晶体管的控制端子与所述第六晶体管的控制端子连接， 所述第一和所述第二晶体管的连接节点与所述第一移位寄存器的所 述输出端子连接；所述第二移位寄存器具备-用于输入输入信号的信号输入端子；用于输出输出信号的输出端子；用于分别输入第一、第二时钟信号的第 、第二时钟端子； 刷新端子；分别与第一、第二电源连接的第一、第二电源端子； 连接在所述第二移位寄存器的所述第二时钟端子与所述第一电源端子之间的第七及第八晶体管；连接在所述第二移位寄存器的所述刷新端子与所述第一电源端子之间的第九、第十、第十一晶体管；和 连接在所述第二移位寄存器的所述第二电源端子与所述第一电源端子之间的第十二及第十三晶体管；所述第十一及第十二晶体管的控制端子与所述第二移位寄存器的所 述信号输入端子公共连接，所述第二移位寄存器的所述信号输入端子与所 述第一移位寄存器的所述输出端子连接，所述第九晶体管的控制端子与所述第二和第六晶体管的控制端子连接，所述第十晶体管的控制端子与所述第二移位寄存器的所述第一时钟 端子连接，所述第七晶体管的控制端子与所述第十二及第十三晶体管的连接节 点连接，所述第八晶体管的控制端子与所述第十三晶体管的控制端子连接， 所述第七及第八晶体管的连接节点与所述第二移位寄存器的输出端 子连接；所述第一及第二移位寄存器的刷新端子、第一时钟端子、第二时钟端 子与刷新信号线、第一时钟信号线、第二时钟信号线连接，第一、第二时 钟信号为互补关系，向所述刷新端子输入的信号的周期比向所述第一及第 二时钟端子输入的时钟信号的周期短。
13、 根据权利要求ll所述的半导体电路，其特征在于， 所述第一 第六晶体管由薄型晶体管构成。
14、 根据权利要求ll所述的半导体电路，其特征在于， 向所述第二时钟端子输入与向所述第一时钟端子输入的时钟信号互补的时钟信号。
15、 根据权利要求12所述的半导体电路，其特征在于， 所述第一~^第十三晶体管由薄型晶体管构成。
16、 一种扫描电路，具备权利要求ll所述的半导体电路。
17、 一种扫描电路，具备权利要求12所述的半导体电路。
18、 一种显示装置，具备权利要求16所述的扫描电路。
19、 一种显示装置，具备权利要求17所述的扫描电路。
全文摘要
利用周期比时钟信号短的控制信号将浮游状态的节点设定为任意的电压。具备连接在第一时钟端子(C1)和第一电源(VSS)之间的第一、第二晶体管(MN1、MN2)；连接在刷新端子(RF)与第一电源之间的第三、第四晶体管(MN3、MN4)；和连接在第二电源(VDD)与第一电源之间的第五、第六晶体管(MN5、MN6)；第四、第五晶体管的栅极与输入端子(IN)公共连接，第三晶体管的栅极与第二时钟端子(C2)连接，第一晶体管的栅极与所述第五和第六晶体管的连接节点连接，第二晶体管的栅极与第六晶体管的栅极连接，第一和第二晶体管的连接节点与输出端子(OUT)连接。从而，可提供不增大控制信号数，而提升半导体电路或显示装置的动作容限的半导体电路。
文档编号G09G3/36GK101192391SQ20071019345
公开日2008年6月4日 申请日期2007年11月27日 优先权日2006年11月27日
发明者音濑智彦 申请人:Nec液晶技术株式会社
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