图像数据处理装置的制作方法
专利名称：图像数据处理装置的制作方法
技术领域：
本发明涉及一种对从多个图像形成装置输出的图像数据进行图像处 理的图像数据处理装置。
背景技术：
在以往的图像数据处理装置中，如专利文献1记载的那样，将从多 个图像形成装置输出的图像数据取入各个帧存储器中。 一并且，通过对被 取入各个帧存储器中的各个图像数据进行图像处理，从而生成可以同时 在图像显示部的一个画面上显示的图像数据。专利文献1日本特开2005_91509号公报但是，分别对图像数据进行图像处理的多个图像处理用处理器利用 在各自内部设置的内部PLL (锁相环)电路来生成输出时钟，根据该输 出时钟进行图像处理。因此，存在不能获取从各个图像处理用处理器输 出的输出时钟之间的同步，不能在图像显示部中正常地显示图像的问题。发明内容本发明就是为了解决上述问题而提出的，其目的在于，以时钟为单 位来获取从各个图像处理用处理器输出的输出时钟之间的同步，并在图 像显示部中正常地显示图像。本发明第一方面的图像数据处理装置具有输出基准时钟的基准时 钟输出电路；多个图像处理用处理器；和多个同步单元，其分别针对每 个所述图像处理用处理器而设置，使从对应的所述图像处理用处理器输 出的输出时钟与所述基准时钟同步。根据本发明的图像数据处理装置，能够以时钟为单位来获取从各个 图像处理用处理器输出的输出时钟之间的同步，所以能够在图像显示部中正常地显示图像。
图1是实施方式1涉及的图像数据处理装置的方框图。图2是表示实施方式1涉及的图像数据处理装置的动作的图。图3是实施方式1涉及的图像数据处理装置的方框图。图4是实施方式1涉及的图像数据处理装置的方框图。图5是表示实施方式1涉及的图像数据处理装置的动作的时序图。图6是实施方式2涉及的图像数据处理装置的方框图。图7是实施方式2涉及的图像数据处理装置的方框图。标号说明 J1 4图像处理用处理器；11 14外部PLL电路；20控制电路；21 基准时钟输出电路；31 34图像输入电路；40图像显示部；51 54图像 形成装置；60图像数据处理装置；71 74n分频电路；IOO输入控制电路；101图像处理电路；102帧存储器；103输出控制电路；104控制I/F电路；105内部PLL电路；200 L分频电路；201M倍增电路；202 2分 频电路；203 M/2L分频电路。
具体实施方式
<实施方式1〉图1是表示本实施方式涉及的图像数据处理装置的结构的方框图。 如图所示，本实施方式涉及的图像数据处理装置60具有图像处理用处理 器1 4、外部PLL电路11 14、控制电路20、基准时钟输出电路21和 图像输入电路31 34。首先，使用图2说明图像数据处理装置60的动作的一例。该图2提 取出了图l中的一部分。如图2所示，图像数据处理装置60被输入从图 像形成装置51输出的图像数据例如文字"A"。图像数据处理装置60在图 像输入电路31中接受图像数据。并且，图像数据处理装置60在图像处 理用处理器1中根据控制电路20的控制，对上述图像数据进行图像处理，由此生成可以在图像显示部40的一部分上显示的图像数据。并且，图像显示部40根据由图像数据处理装置60生成的图像数据 来显示图像。在此，作为一例示出了在图像显示部40中，在被划分为四 部分的显示区域的左上部分显示从图像处理用处理器1输出的图像数据 的图像的示例。图像数据处理装置60对于来自图1所示的图像形成装置52 54的 图像数据，同样也在图像处理用处理器2 4中进行图像处理，由此生成 可以在图像显示部40的剩余的显示区域中显示的图像数据。这样，图像 数据处理装置60对从图像形成装置51 54输出的多个图像数据进行图 像处理，生成可以在图像显示部40的一个画面上同时显示的图像数据。下面，说明本实施方式涉及的图像数据处理装置的结构。图1所示 的基准时钟输出电路21向外部PLL电路11 14分别输出基准时钟。图像输入电路31 34被输入从各个图像形成装置51 54输出的图 像数据。该图像输入电路31 34例如是AD转换电路或数字接口电路， 把已数字化的图像数据输出给图像处理用处理器1 4。图3是表示图像处理用处理器1 4中的图像处理用处理器1的结构 的方框图。图像处理用处理器1具有输入控制电路100、图像处理电路 101、帧存储器102、输出控制电路103、控制接口电路(以下称为控制 I/F电路)104、内部PLL电路105。另外，以下示出了图像处理用处理 器1的结构，但其他图像处理用处理器2 4的结构也相同。输入控制电路100被输入从图像输入电路31输出的图像数据。然后， 输入控制电路100切取所输入的图像数据的有效区域，并输出给图像处 理电路101。通过控制I/F电路104，利用从设于图像处理用处理器1外部的控制 电路20输出的控制信号来控制图像处理电路101。图像处理电路101使 用帧存储器102，对从输入控制电路IOO输出的图像数据进行图像处理， 例如进行分辨率转换、放大縮小转换和帧率(frame rate)转换。内部PLL电路105被输入从后面叙述的外部PLL电路11输出的参 考时钟。内部PLL电路105根据该参考时钟，生成输出时钟和反馈时钟。然后，内部PLL电路105把输出时钟输出给图像处理电路101和输出控 制电路103，把反馈用时钟输出给外部PLL电路105。图4是只提取出内部PLL电路105的结构中的对时钟频率进行转换 的结构的方框图。如图所示，内部PLL电路105具有L分频电路200、 M倍增电路201、 2分频电路202、 M/2L分频电路203。L分频电路200使从外部PLL电路11输出的参考时钟的频率成为原 来的1/L倍。M倍增电路201使通过L分频电路200分频后的时钟的频 率成为原来的M倍。2分频电路202使通过M倍增电路201倍增后的时 钟的频率成为原来的1/2倍，把转换后的时钟作为输出时钟，输出给图像 处理电路101和输出控制电路103。M/2L分频电路203使通过2分频电路202分频后的时钟的频率成为 原来的2L/M倍，把转换后的时钟作为反馈用时钟输出给外部PLL电路 11。另外，M/L为2以上的偶数，M/2L为整数。关于该内部PLL电路105的动作，例如说明M/L二4 (M=16、 L = 4)的情况。内部PLL电路105使用图4所示的L分频电路200、 M倍增 电路201和2分频电路202，把具有参考时钟的2倍(=1/4x16x1/2)频 率的输出时钟输出给图像处理电路101和输出控制电路103。这样，图像处理用处理器1利用内部PLL电路105，把输出时钟的 频率转换为从外部PLL电路11输出的参考时钟的频率的n倍(n二M/2L， n为整数)。另外，参考时钟的频率与从图1所示基准时钟输出电路21输 出的基准时钟的频率相同。因此，图像处理用处理器1使输出时钟以基 准时钟的频率的n倍而振荡。如上所述，在M二16、 L二4时，n=2。假设对于图2所示划分为四部分的显示区域的输入信号格式为，有 效图像区域为1920像素xl080行、图像的点时钟(dot clock)为145MHz、 水平频率为65KHz、垂直频率为60Hz，则图像处理用处理器1需要生成 145MHz的输出时钟。该情况下，如果参考时钟的频率是72.5MHz，则图像处理用处理器 1可以利用内部PLL电路105生成参考时钟的频率的2倍频率的145MHz 的输出时钟。图3所示的图像处理电路101与内部PLL电路105振荡出的输出时 钟同步，对图像数据进行图像处理，把图像处理后的图像数据输出给输 出控制电路103。输出控制电路103进行按照预定的定时把输出时钟和来 自图像处理电路101的图像数据输出给图像显示部40的控制。另一方面，内部PLL电路105使用图4所示的L分频电路200、 M 倍增电路201、 2分频电路202和M/2L分频电路203，把具有与参考时 钟相同的频率(=l/LxMxl/2x (2L/M))的反馈用时钟输出给外部PLL 电路11。因此，在参考时钟的频率为72.5MHz的上述示例中，图像处理用处 理器1利用内部PLL电路105生成与参考时钟的频率相同的72.5MHz的 反馈用时钟。 一图5表示从输出控制电路103输出的输出时钟与从内部PLL电路105输出的反馈用时钟的时序图。如图所示，反馈用时钟是将输出时钟1/2 分频后的时钟，与输出时钟的上升同步，反馈用时钟上升或下降。这样， 图像处理用处理器1使输出时钟与反馈用时钟同步，并输出这些时钟。如上所述，图1和图3所示的图像处理用处理器1对从图像输入电 路31输出的图像数据进行图像处理，例如进行分辨率转换和放大縮小转 换，生成输出图像数据。然后，图像处理用处理器1把输出时钟和图像 数据一起输出给图像显示部40，并且把反馈用时钟输出给外部PLL电路 11。图1所示的外部PLL电路11 14被输入从对应的图像处理用处理 器1 4输出的反馈用时钟、和从基准时钟输出电路21输出的基准时钟。多个同步单元即外部PLL电路11 14分别针对每个图像处理用处 理器1 4而设置，使从对应的图像处理用处理器1 4输出的输出时钟 与基准时钟同步。以下表示该动作。在本实施方式中，外部PLL电路11 14把根据从对应的图像处理 用处理器1 4输出的反馈用时钟的相位与基准时钟的相位的比较而被控 制的参考时钟，输出给图像处理用处理器1 4。由此，外部PLL电路11 14使从对应的图像处理用处理器1 4输出的反馈用时钟的相位与基准时钟的相位同步。另一方面，如图5所示，图像处理用处理器1 4使输出时钟与反馈用时钟同步，并输出这些时钟。通过这种动作，外部PLL电路11 14使从对应的图像处理用处理器1 4输出的输出时钟与基准时钟同步。另外，该参考时钟的频率与基准时钟相同。如上所述，参考时钟与反馈用时钟为相同频率。因此，基准时钟、参考时钟、反馈用时钟全部 是相同频率。根据以往的数据处理装置，即使向各个图像处理用处理器1 4输入 相同相位的参考时钟，也不能从外部控制内部PLL电路105所具有的M 倍增电路201。因此，在M倍增电路201中时钟的相位存在M种相位， 不能获取从各个图像处理用处理器1 4输出的输出时钟的同步。但是，根据以上所述的本实施方式涉及的图像数据处理装置，使从 图像处理用处理器1 4输出的输出时钟分别与一个基准时钟同步。这样， 能够以时钟为单位来获取从各图像处理用处理器1 4输出的输出时钟之 间的同步，所以能够在图像显示部40上正常地显示图像。另外，在本实施方式中，说明了对应于4个图像形成装置51 54而 设置4个图像处理用处理器1 4的情况。但是不限于此，在对应于任意 多个图像形成装置而设置任意多个图像处理用处理器的情况下，也能够 获得相同的效果。并且，说明了在图像处理用处理器1内的内部PLL电路105中设定 成M/L二4、输出时钟为参考时钟的频率的2倍的情况。但是不限于此， 只要M/L为2以上的偶数，则也可以是其他值。并且，在使用仅具有转换时钟频率的功能的专用电路来取代图像处 理用处理器1内的内部PLL电路105时，也能够获得与上述相同的效果。<实施方式2>在实施方式i中，外部PLL电路11 14比较从基准时钟输出电路 21输出的基准时钟的相位、和频率与基准时钟相同的反馈用时钟的相位。 即，图像处理用处理器1 4以输出频率与基准时钟相同的反馈用时钟为 前提。在本实施方式中，其目的在于，即使在图像处理用处理器1 4不能 输出频率与基准时钟相同的反馈用时钟的情况下，也能够以时钟为单位来获取从各个图像处理用处理器1 4输出的输出时钟之间的同步。另外， 以下关于不需要重新说明的结构，由于和实施方式1相同，所以赋予相 同标号。图6是表示本实施方式涉及的图像数据处理装置的结构的方框图。 如图所示，多个分频电路即n分频电路71 74分别针对每个图像处理用 处理器1 4而设置。图7是表示本实施方式涉及的图像数据处理装置的内部PLL电路 105的结构的方框图。本实施方式涉及的内部PLL电路105与实施方式1 的内部PLL电路10《相同，使输出时钟以基准时钟的频率的M/2L倍振 荡后输出。与实施方式1的内部PLL电路105的不同之处是，本实施方式涉及 的内部PLL电路105不具有M/2L分频电路203，使反馈用时钟也以基准 时钟的频率的n (==M/2L)倍振荡。图6所示的n分频电路71 74使从图像处理用处理器1 4输出的 输出时钟即反馈用时钟成为原来的1/n倍。并且，作为PLL电路的外部PLL电路11 14使来自对应的n分频电路71 74的输出与基准时钟同止 少。以上所述构成的本实施方式涉及的图像数据处理装置在外部设置n (二M/2L)分频电路71 74，取代在图像处理用处理器1 4的内部设 置M/2L分频电路203。因此，即使在图像处理用处理器1 4不能输出 频率与基准时钟相同的反馈用时钟的情况下，也能够以时钟为单位来获 取从各个图像处理用处理器1 4输出的输出时钟之间的同步。另外，在本实施方式中，图像处理用处理器1 4输出输出时钟和反 馈用时钟。但是不限于此，图像处理用处理器1 4也可以只输出输出时 钟，在该情况下，将输出时钟分配输入到n分频电路即可。
权利要求
1.一种图像数据处理装置，该图像数据处理装置具有输出基准时钟的基准时钟输出电路；多个图像处理用处理器；和多个同步单元，其分别针对每个所述图像处理用处理器而设置，使从对应的所述图像处理用处理器输出的输出时钟与所述基准时钟同步。
2. 根据权利要求l所述的图像数据处理装置，该图像数据处理装置 还具有多个分频电路，所述多个分频电路分别针对每个所述图像处理用 处理器而设置，使从对应的所述图像处理用处理器输出的输出时钟成为 原来的1/n倍，其中n为整数， +所述图像处理用处理器使所述输出时钟以所述基准时钟的频率的n 倍进行振荡，所述同步单元包括PLL电路，该PLL电路使来自对应的所述分频电 路的输出与所述基准时钟同步。
全文摘要
本发明提供一种图像数据处理装置。通过以时钟为单位来获取从各个图像处理用处理器输出的输出时钟之间的同步，可以在图像显示部中正常地显示图像。本发明涉及的图像数据处理装置具有输出基准时钟的基准时钟输出电路(21)；多个图像处理用处理器(1～4)；和多个外部PLL电路(11～14)，其分别针对每个图像处理用处理器(1～4)而设置，使从对应的图像处理用处理器(1～4)输出的输出时钟与基准时钟同步。
文档编号G09G5/14GK101271679SQ200710196100
公开日2008年9月24日 申请日期2007年12月3日 优先权日2007年3月19日
发明者浅村吉范 申请人:三菱电机株式会社
技术领域：
本发明涉及一种对从多个图像形成装置输出的图像数据进行图像处 理的图像数据处理装置。
背景技术：
在以往的图像数据处理装置中，如专利文献1记载的那样，将从多 个图像形成装置输出的图像数据取入各个帧存储器中。 一并且，通过对被 取入各个帧存储器中的各个图像数据进行图像处理，从而生成可以同时 在图像显示部的一个画面上显示的图像数据。专利文献1日本特开2005_91509号公报但是，分别对图像数据进行图像处理的多个图像处理用处理器利用 在各自内部设置的内部PLL (锁相环)电路来生成输出时钟，根据该输 出时钟进行图像处理。因此，存在不能获取从各个图像处理用处理器输 出的输出时钟之间的同步，不能在图像显示部中正常地显示图像的问题。发明内容本发明就是为了解决上述问题而提出的，其目的在于，以时钟为单 位来获取从各个图像处理用处理器输出的输出时钟之间的同步，并在图 像显示部中正常地显示图像。本发明第一方面的图像数据处理装置具有输出基准时钟的基准时 钟输出电路；多个图像处理用处理器；和多个同步单元，其分别针对每 个所述图像处理用处理器而设置，使从对应的所述图像处理用处理器输 出的输出时钟与所述基准时钟同步。根据本发明的图像数据处理装置，能够以时钟为单位来获取从各个 图像处理用处理器输出的输出时钟之间的同步，所以能够在图像显示部中正常地显示图像。
图1是实施方式1涉及的图像数据处理装置的方框图。图2是表示实施方式1涉及的图像数据处理装置的动作的图。图3是实施方式1涉及的图像数据处理装置的方框图。图4是实施方式1涉及的图像数据处理装置的方框图。图5是表示实施方式1涉及的图像数据处理装置的动作的时序图。图6是实施方式2涉及的图像数据处理装置的方框图。图7是实施方式2涉及的图像数据处理装置的方框图。标号说明 J1 4图像处理用处理器；11 14外部PLL电路；20控制电路；21 基准时钟输出电路；31 34图像输入电路；40图像显示部；51 54图像 形成装置；60图像数据处理装置；71 74n分频电路；IOO输入控制电路；101图像处理电路；102帧存储器；103输出控制电路；104控制I/F电路；105内部PLL电路；200 L分频电路；201M倍增电路；202 2分 频电路；203 M/2L分频电路。
具体实施方式
<实施方式1〉图1是表示本实施方式涉及的图像数据处理装置的结构的方框图。 如图所示，本实施方式涉及的图像数据处理装置60具有图像处理用处理 器1 4、外部PLL电路11 14、控制电路20、基准时钟输出电路21和 图像输入电路31 34。首先，使用图2说明图像数据处理装置60的动作的一例。该图2提 取出了图l中的一部分。如图2所示，图像数据处理装置60被输入从图 像形成装置51输出的图像数据例如文字"A"。图像数据处理装置60在图 像输入电路31中接受图像数据。并且，图像数据处理装置60在图像处 理用处理器1中根据控制电路20的控制，对上述图像数据进行图像处理，由此生成可以在图像显示部40的一部分上显示的图像数据。并且，图像显示部40根据由图像数据处理装置60生成的图像数据 来显示图像。在此，作为一例示出了在图像显示部40中，在被划分为四 部分的显示区域的左上部分显示从图像处理用处理器1输出的图像数据 的图像的示例。图像数据处理装置60对于来自图1所示的图像形成装置52 54的 图像数据，同样也在图像处理用处理器2 4中进行图像处理，由此生成 可以在图像显示部40的剩余的显示区域中显示的图像数据。这样，图像 数据处理装置60对从图像形成装置51 54输出的多个图像数据进行图 像处理，生成可以在图像显示部40的一个画面上同时显示的图像数据。下面，说明本实施方式涉及的图像数据处理装置的结构。图1所示 的基准时钟输出电路21向外部PLL电路11 14分别输出基准时钟。图像输入电路31 34被输入从各个图像形成装置51 54输出的图 像数据。该图像输入电路31 34例如是AD转换电路或数字接口电路， 把已数字化的图像数据输出给图像处理用处理器1 4。图3是表示图像处理用处理器1 4中的图像处理用处理器1的结构 的方框图。图像处理用处理器1具有输入控制电路100、图像处理电路 101、帧存储器102、输出控制电路103、控制接口电路(以下称为控制 I/F电路)104、内部PLL电路105。另外，以下示出了图像处理用处理 器1的结构，但其他图像处理用处理器2 4的结构也相同。输入控制电路100被输入从图像输入电路31输出的图像数据。然后， 输入控制电路100切取所输入的图像数据的有效区域，并输出给图像处 理电路101。通过控制I/F电路104，利用从设于图像处理用处理器1外部的控制 电路20输出的控制信号来控制图像处理电路101。图像处理电路101使 用帧存储器102，对从输入控制电路IOO输出的图像数据进行图像处理， 例如进行分辨率转换、放大縮小转换和帧率(frame rate)转换。内部PLL电路105被输入从后面叙述的外部PLL电路11输出的参 考时钟。内部PLL电路105根据该参考时钟，生成输出时钟和反馈时钟。然后，内部PLL电路105把输出时钟输出给图像处理电路101和输出控 制电路103，把反馈用时钟输出给外部PLL电路105。图4是只提取出内部PLL电路105的结构中的对时钟频率进行转换 的结构的方框图。如图所示，内部PLL电路105具有L分频电路200、 M倍增电路201、 2分频电路202、 M/2L分频电路203。L分频电路200使从外部PLL电路11输出的参考时钟的频率成为原 来的1/L倍。M倍增电路201使通过L分频电路200分频后的时钟的频 率成为原来的M倍。2分频电路202使通过M倍增电路201倍增后的时 钟的频率成为原来的1/2倍，把转换后的时钟作为输出时钟，输出给图像 处理电路101和输出控制电路103。M/2L分频电路203使通过2分频电路202分频后的时钟的频率成为 原来的2L/M倍，把转换后的时钟作为反馈用时钟输出给外部PLL电路 11。另外，M/L为2以上的偶数，M/2L为整数。关于该内部PLL电路105的动作，例如说明M/L二4 (M=16、 L = 4)的情况。内部PLL电路105使用图4所示的L分频电路200、 M倍增 电路201和2分频电路202，把具有参考时钟的2倍(=1/4x16x1/2)频 率的输出时钟输出给图像处理电路101和输出控制电路103。这样，图像处理用处理器1利用内部PLL电路105，把输出时钟的 频率转换为从外部PLL电路11输出的参考时钟的频率的n倍(n二M/2L， n为整数)。另外，参考时钟的频率与从图1所示基准时钟输出电路21输 出的基准时钟的频率相同。因此，图像处理用处理器1使输出时钟以基 准时钟的频率的n倍而振荡。如上所述，在M二16、 L二4时，n=2。假设对于图2所示划分为四部分的显示区域的输入信号格式为，有 效图像区域为1920像素xl080行、图像的点时钟(dot clock)为145MHz、 水平频率为65KHz、垂直频率为60Hz，则图像处理用处理器1需要生成 145MHz的输出时钟。该情况下，如果参考时钟的频率是72.5MHz，则图像处理用处理器 1可以利用内部PLL电路105生成参考时钟的频率的2倍频率的145MHz 的输出时钟。图3所示的图像处理电路101与内部PLL电路105振荡出的输出时 钟同步，对图像数据进行图像处理，把图像处理后的图像数据输出给输 出控制电路103。输出控制电路103进行按照预定的定时把输出时钟和来 自图像处理电路101的图像数据输出给图像显示部40的控制。另一方面，内部PLL电路105使用图4所示的L分频电路200、 M 倍增电路201、 2分频电路202和M/2L分频电路203，把具有与参考时 钟相同的频率(=l/LxMxl/2x (2L/M))的反馈用时钟输出给外部PLL 电路11。因此，在参考时钟的频率为72.5MHz的上述示例中，图像处理用处 理器1利用内部PLL电路105生成与参考时钟的频率相同的72.5MHz的 反馈用时钟。 一图5表示从输出控制电路103输出的输出时钟与从内部PLL电路105输出的反馈用时钟的时序图。如图所示，反馈用时钟是将输出时钟1/2 分频后的时钟，与输出时钟的上升同步，反馈用时钟上升或下降。这样， 图像处理用处理器1使输出时钟与反馈用时钟同步，并输出这些时钟。如上所述，图1和图3所示的图像处理用处理器1对从图像输入电 路31输出的图像数据进行图像处理，例如进行分辨率转换和放大縮小转 换，生成输出图像数据。然后，图像处理用处理器1把输出时钟和图像 数据一起输出给图像显示部40，并且把反馈用时钟输出给外部PLL电路 11。图1所示的外部PLL电路11 14被输入从对应的图像处理用处理 器1 4输出的反馈用时钟、和从基准时钟输出电路21输出的基准时钟。多个同步单元即外部PLL电路11 14分别针对每个图像处理用处 理器1 4而设置，使从对应的图像处理用处理器1 4输出的输出时钟 与基准时钟同步。以下表示该动作。在本实施方式中，外部PLL电路11 14把根据从对应的图像处理 用处理器1 4输出的反馈用时钟的相位与基准时钟的相位的比较而被控 制的参考时钟，输出给图像处理用处理器1 4。由此，外部PLL电路11 14使从对应的图像处理用处理器1 4输出的反馈用时钟的相位与基准时钟的相位同步。另一方面，如图5所示，图像处理用处理器1 4使输出时钟与反馈用时钟同步，并输出这些时钟。通过这种动作，外部PLL电路11 14使从对应的图像处理用处理器1 4输出的输出时钟与基准时钟同步。另外，该参考时钟的频率与基准时钟相同。如上所述，参考时钟与反馈用时钟为相同频率。因此，基准时钟、参考时钟、反馈用时钟全部 是相同频率。根据以往的数据处理装置，即使向各个图像处理用处理器1 4输入 相同相位的参考时钟，也不能从外部控制内部PLL电路105所具有的M 倍增电路201。因此，在M倍增电路201中时钟的相位存在M种相位， 不能获取从各个图像处理用处理器1 4输出的输出时钟的同步。但是，根据以上所述的本实施方式涉及的图像数据处理装置，使从 图像处理用处理器1 4输出的输出时钟分别与一个基准时钟同步。这样， 能够以时钟为单位来获取从各图像处理用处理器1 4输出的输出时钟之 间的同步，所以能够在图像显示部40上正常地显示图像。另外，在本实施方式中，说明了对应于4个图像形成装置51 54而 设置4个图像处理用处理器1 4的情况。但是不限于此，在对应于任意 多个图像形成装置而设置任意多个图像处理用处理器的情况下，也能够 获得相同的效果。并且，说明了在图像处理用处理器1内的内部PLL电路105中设定 成M/L二4、输出时钟为参考时钟的频率的2倍的情况。但是不限于此， 只要M/L为2以上的偶数，则也可以是其他值。并且，在使用仅具有转换时钟频率的功能的专用电路来取代图像处 理用处理器1内的内部PLL电路105时，也能够获得与上述相同的效果。<实施方式2>在实施方式i中，外部PLL电路11 14比较从基准时钟输出电路 21输出的基准时钟的相位、和频率与基准时钟相同的反馈用时钟的相位。 即，图像处理用处理器1 4以输出频率与基准时钟相同的反馈用时钟为 前提。在本实施方式中，其目的在于，即使在图像处理用处理器1 4不能 输出频率与基准时钟相同的反馈用时钟的情况下，也能够以时钟为单位来获取从各个图像处理用处理器1 4输出的输出时钟之间的同步。另外， 以下关于不需要重新说明的结构，由于和实施方式1相同，所以赋予相 同标号。图6是表示本实施方式涉及的图像数据处理装置的结构的方框图。 如图所示，多个分频电路即n分频电路71 74分别针对每个图像处理用 处理器1 4而设置。图7是表示本实施方式涉及的图像数据处理装置的内部PLL电路 105的结构的方框图。本实施方式涉及的内部PLL电路105与实施方式1 的内部PLL电路10《相同，使输出时钟以基准时钟的频率的M/2L倍振 荡后输出。与实施方式1的内部PLL电路105的不同之处是，本实施方式涉及 的内部PLL电路105不具有M/2L分频电路203，使反馈用时钟也以基准 时钟的频率的n (==M/2L)倍振荡。图6所示的n分频电路71 74使从图像处理用处理器1 4输出的 输出时钟即反馈用时钟成为原来的1/n倍。并且，作为PLL电路的外部PLL电路11 14使来自对应的n分频电路71 74的输出与基准时钟同止 少。以上所述构成的本实施方式涉及的图像数据处理装置在外部设置n (二M/2L)分频电路71 74，取代在图像处理用处理器1 4的内部设 置M/2L分频电路203。因此，即使在图像处理用处理器1 4不能输出 频率与基准时钟相同的反馈用时钟的情况下，也能够以时钟为单位来获 取从各个图像处理用处理器1 4输出的输出时钟之间的同步。另外，在本实施方式中，图像处理用处理器1 4输出输出时钟和反 馈用时钟。但是不限于此，图像处理用处理器1 4也可以只输出输出时 钟，在该情况下，将输出时钟分配输入到n分频电路即可。
权利要求
1.一种图像数据处理装置，该图像数据处理装置具有输出基准时钟的基准时钟输出电路；多个图像处理用处理器；和多个同步单元，其分别针对每个所述图像处理用处理器而设置，使从对应的所述图像处理用处理器输出的输出时钟与所述基准时钟同步。
2. 根据权利要求l所述的图像数据处理装置，该图像数据处理装置 还具有多个分频电路，所述多个分频电路分别针对每个所述图像处理用 处理器而设置，使从对应的所述图像处理用处理器输出的输出时钟成为 原来的1/n倍，其中n为整数， +所述图像处理用处理器使所述输出时钟以所述基准时钟的频率的n 倍进行振荡，所述同步单元包括PLL电路，该PLL电路使来自对应的所述分频电 路的输出与所述基准时钟同步。
全文摘要
本发明提供一种图像数据处理装置。通过以时钟为单位来获取从各个图像处理用处理器输出的输出时钟之间的同步，可以在图像显示部中正常地显示图像。本发明涉及的图像数据处理装置具有输出基准时钟的基准时钟输出电路(21)；多个图像处理用处理器(1～4)；和多个外部PLL电路(11～14)，其分别针对每个图像处理用处理器(1～4)而设置，使从对应的图像处理用处理器(1～4)输出的输出时钟与基准时钟同步。
文档编号G09G5/14GK101271679SQ200710196100
公开日2008年9月24日 申请日期2007年12月3日 优先权日2007年3月19日
发明者浅村吉范 申请人:三菱电机株式会社
最新回复(0)