图像处理方法及系统的制作方法
专利名称：图像处理方法及系统的制作方法
技术领域：
本发明有关于图像处理领域，特别是指一种图像处理的方法与装置，可 将一张图像分成数个区块分别处理后再重组回来。
背景技术：
在传统的电视游乐器电路设计中，绘图处理(如贴图、特效、旋转、缩
放等)或显示部分都是架构在QVGA(quarter video graphics array)基础上来设 计。如图1A所示， 一张QVGA图像100为分辨率320x240的图像，其中包 括240条像素列，每条像素列具有320个像素。QVGA图像100由数张QVGA 图片经过图形运算结合而成，例如QVGA图像100可为一 QVGA图片经过 水平翻转后再与另一 QVGA图作透明叠合(alpha-blending)而成。传统的 QVGA电视游乐器电路设计原理如图1B所示，显示器102具有262条扫描 线，其中第i一l7条与第258-262条扫描线为垂直空白时期(vertical blanking period),含有一垂直前端入口(vertical front porch), —垂直后端入口(vertical back porch)，以及一垂直同步信号(vertical sync)，作为信号校准以及连续图 像的间隔之用。在垂直空白时期的扫描线没有任何图像数据。
显示计数器110对应显示器102的扫描线时间。举例而言，当显示计数 器110数到1时，显示器102正好显示第1条扫描线，当显示计数器110数 到2时，显示器102正好显示第2条扫描线，以此类推。此外，显示器102 的第18条扫描线对应到QVGA图像100的第1像素列，显示器102的第19 条扫描线对应到QVGA图像100的第2像素列，以此类推。列缓存器104、 106、 108可各别储存QVGA图像100的一条像素列。举例而言，列缓存器 104可对应到显示器102的第18、 21、 24条等扫描线，列缓存器106可对应到显示器102的第19、 22、 25条等扫描线，以及列缓存器108可对应到显 示器102的第20、 23、 26条等扫描线，依此类推。电视游乐器的图形处理 可包括一个精灵运算(sprite)电路以及一个背景运算(backgroimd， BG)电路， 由于这些电路一次只能处理一条像素列，因此QVGA图像100的图像处理 需以管线(pipdine)方式运作，以达到最佳的时间效能。
QVGA图像100的图像处理以管线运作的叙述如下。在显示计数器110 的计数为1到15时，精灵运算电路与背景运算电路不执行任何运算。当显 示计数器110计数到16时，精灵运算电路开始执行QVGA图像100的第1 像素列的运算，并将运算后的像素值储存至列缓存器104。当显示计数器110 计数到17时，背景运算电路开始执行QVGA图像100的第1像素列的运算， 并储存至列缓存器104;同时，精灵运算电路开始执行QVGA图像100的第 2像素列的运算，并储存至列缓存器106。当显示计数器110计数到18时， 显示电路112读取储存于列缓存器104的第1像素列，并显示该第1像素列 于显示器102的第18条扫描线上；同时，背景运算电路开始执行QVGA图 像100的第2像素列的运算，并储存至列缓存器106;同时，精灵运算电路 开始执行QVGA图像100的第3像素列的运算，并储存至列缓存器108。因 此，以此类推，当显示计数器110计数到257时，显示电路112读取储存于 列缓存器108的QVGA图像100的第240像素列，并显示该第240像素列 于显示器102的第257条扫描线上，完成QVGA图像100图像处理与显示 动作。
然而，随着显示装置的分辨率提高，会有更高分辨率的游戏出现，如分 辨率为VGA图像(640x480)的游戏。因此，如何利用现有硬件电路架构以弹 性处理更高分辨率的画面，为此领域悬而未解的问题。
发明内容
本发明提供一种图像处理方法，包括提供一图片，并根据一解构方式将上述图片分解成一第一子图片， 一第二子图片， 一第三子图片，以及一第四 子图片。接着分别对上述第一、第二、第三、以及第四子图片执行一图形处 理而产生一第一子画面、 一第二子画面、 一第三子画面、以及一第四子画面。 最后，根据对应上述解构方式的一组合方式组合上述第一、第二、第三、以 及第四子画面成为一画面。
本发明还提供一种图像处理系统，包括一存储器装置，复数图形处理电 路，复数条列缓存器，复数子画面缓存器，以及一显示电路。上述存储器装 置用以储存复数张图片，其中上述图片分别由复数像素列组成。上述图形处 理电路通过存取上述存储器装置以取得上述图片，并执行一图形运算，其中 上述图形处理电路一次只处理一条像素列。上述列缓存器用以分别暂存经由 上述图形处理电路执行上述图形运算后的上述像素列。上述子画面缓存器用 以分别存取上述列缓存器内暂存的上述像素列以组成复数张子画面。上述显 示电路用以存取上述子画面缓存器，将上述子画面依一种组合方式结合而成 上述画面，以及转换上述画面为一显示信号。
本发明又提供一种图像处理方法，包括提供一图片，并根据一解构方式 将上述图片分解成一第一子图片， 一第二子图片， 一第三子图片，以及一第 四子图片。接着分别对上述第一、第二、第三、以及第四子图片执行一第一 图形处理而产生一第一子画面、 一第二子画面、 一第三子画面、以及一第四 子画面。接着根据对应上述解构方式的一组合方式组合上述第一、第二、第 三、以及第四子画面成为一第一画面。此外，再对上述第一子图片执行一第 二图形处理产生一第五子画面，以及根据该组合方式组合上述第二、第三、 第四以及第五子画面成为一第二画面。
本发明可以利用现有硬件电路架构以弹性处理更高分辨率的画面。
图1A表示一张分辨率为320x240的QVGA图像；图IB表示传统的QVGA电视游乐器电路设计原理； 图2表示本发明的一实施例的系统示意图，可用QVGA硬件架构用来 处理VGA图像；
图3A-图3C表示不同的VGA图片解构方式；
图4说明如何从数张QVGA图片组合成一张VGA画面；以及
图5表示本发明的一操作实施例的时序图。
主要组件符号说明
100 QVGA图像
102、 224 显示器
104、 106、 108、 208、 210、 212 列缓存器
110、 502 显示计数器
112、 222 显示电路
202 存储器装置
204、 206 图形处理电路
214、 216、 218、 220 子画面缓存器'
302、 320 图片
304、 306、 308、 310、 312、 314、 316、 318、 322、 324、 326、 328 子
图片
402 子图片群
404、 406、 408、 410 子画面 412 画面
具体实施例方式
本发明将以数个实施例配合附图解释如下，以阐明本发明的精神与范畴。
本说明书附图为求清楚说明本发明的精神与范畴，组件/装置之间的比例关系未按实际情况绘制，且不同附图的相同标号对应相同的组件/装置。
图2表示本发明的一实施例的系统示意图，图像处理系统200可用 QVGA硬件架构用来处理VGA图像。存储器装置202可储存数张QVGA图 片。存储器装置202可为挥发性存储器(如静态随机存取存储器、动态隨机 存取存储器、或是同步动态随机存取存储器等)，或是非挥发性存储器(如闪 存、硬盘、光盘、抹除式只读存储器等)。
图形处理电路204和206为执行不同图形处理的电路，可存取存储器装 置202内的数张QVGA图片作图形处理。举例而言，图形处理电路204和 206可分别为一精灵运算电路以及一背景运算电路。举例而言，精灵运算电 路可执行场景精灵运算，例如电玩画面中游戏主角或怪物的动作绘制，而背 景运算电路可执行背景运算，例如游戏背景的图形縮放、旋转、翻转、或是 数张图片的透明叠合。熟习此技艺者当可知道，图像处理系统200可视需求 增加不同的图形处理电路以完成更复杂的图形处理，也可减少图形处理电路 以简化图形处理，或是增加相同的图形处理电路以增进某一图形处理功能的 运算效率。此外，在此实施例中，图形处理电路204和206—次只处理一条 像素列(亦即320x1像素)。
列缓存器208、 210、以及212可储存320x1个像素值，可分别储存图形 处理电路204或206处理完毕的像素列。列缓存器208、 210、以及212可为 挥发性存储器(如静态随机存取存储器、动态随机存取存储器、或是同步动 态随机存取存储器等)。当图形处理电路204和206都处理完同一像素列时， 暂存此像素列的列缓存器便传递此像素列至对应的子画面缓存器214、 216、 218、或是220。子画面缓存器214、 216、 218、以及220可储存320x240个 像素值，可分别暂存分辨率为QVGA的一子画面。子画面缓存器214、 216、 218、以及220可为挥发性存储器(如静态随机存取存储器、动态随机存取存 储器、或是同步动态随机存取存储器等)。当子画面缓存器214、 216、 218、 以及220里所储存的像素列可分别构成一子画面时，显示电路222便存取子画面缓存器214、 216、 218、以及220里所储存的四张子画面，并依一组合 方式组合此四张子画面成为一分辨率为VGA的画面。最后，再依显示器224 的显示需求转换此VGA画面成为一显示信号，传送至显示器224显示出来。
在图2中，储存于存储器装置202中的这些QVGA图片可由数张VGA 图片依一解构方式分解而成。在一实施例中，此解构方式可为图3A所示的 方式。图片302为具有640x480个像素的一 VGA图片，其中(l，l)代表位于 图片302第1行第1列的一像素，(320， l)代表位于图片302第320行第1列 的一像素，以此类推。图片302可被分解成子图片304、 306、 308、以及310， 每张子图片304、 306、 308、以及310都为具有320x240个像素的QVGA图 片。如图3A所示，子图片304为图片302的左半部的上半部，子图片306 为图片302的右半部的上半部，子图片308为图片302的左半部的下半部， 以及子图片310为图片302的右半部的下半部。子图片304、 306、 308、以 及310可储存至存储器装置202供图像处理系统200使用。值得注意的是， 上述组合方式对应此解构方式，将四张QVGA子画面组合成一张VGA画面。
在另一实施例中，此解构方式可为图3B所示的方式。图片302可被分 解成子图片312、 314、 316、以及318，每张子图片312、 314、 316、以及 318都为具有320x240个像素的QVGA图片。在此实施例中，子图片312为 图片302的所有奇数列的所有奇数像素。举例而言，图片302中坐标为(l，l)、 (3,1)、 (1,479)、 (639,479)的四个像素系分配给子图片312。由图3B可知，子 图片314为图片302的所有奇数列的所有偶数像素，子图片316为图片302 的所有偶数列的所有奇数像素，以及子图片318为图片302的所有偶数列的 所有偶数像素。子图片312、 314、 316、以及318可储存至存储器装置202 供图像处理系统200使用。值得注意的是，上述组合方式对应此解构方式， 将四张QVGA子画面组合成一张VGA画面。
在一特定实施例中，存储器装置202所储存的数张QVGA图片为数张 QVGA图片的复制。如图3C所示，图片320为具有320x240个像素的一
9QVGA图片，其可复制成子图片322、 324、 326、以及328而储存至存储器 装置202供图像处理系统200使用。值得注意的是，上述组合方式对应图3B 的解构方式，将四张QVGA子画面组合成一张VGA画面。
图4简单说明图像处理系统200如何从数张QVGA图片组合成一张 VGA画面。子图片群402为数张VGA图片依图3A-图3C的解构方式其中 之一者分解而成的数张QVGA图片，并且可储存于存储器装置202。图像处 理系统200可依游戏程序欲显示的VGA画面需求，以及目前所使用的解构 方式，将子图片群402经过图形处理电路204和206运算后，得到具QVGA 分辨率的子画面404，并可储存至子画面缓存器214。同理，具QVGA分辨 率的子画面406、 408、以及410可分别依游戏程序欲显示的VGA画面需求， 以及目前所使用的解构方式，将子图片群402经过图形处理电路204和206 运算得之，并分别储存至子画面缓存器216、 218、 220。最后，子画面404、 406、 408、以及410可在显示电路222依对应此解构方式的一组合方式合并 成为具VGA分辨率的画面412。因此，图像处理系统200可以使用QVGA 硬件架构实现VGA图像处理。
图5为一操作图像处理系统200的实施例的时序图。图像处理系统200 依管线方式运算依序求得四张子画面404、 406、 408、以及410。以子画面 404的运算为例，在显示计数器502的计数为1到15时，图形处理电路204 和206不执行任何运算。当显示计数器502计数到16时，图形处理电路204 开始执行子画面404的第1像素列的运算，并将运算后的像素值储存至列缓 存器208。当显示计数器502计数到17时，图形处理电路206开始执行子画 面404的第1像素列的运算，并储存至列缓存器208;同时，图形处理电路 204开始执行子画面404的第2像素列的运算，并储存至列缓存器210。当 显示计数器502计数到18时，子画面缓存器214储存位于列缓存器208的 第l像素列；同时，图形处理电路206开始执行子画面404的第2像素列的 运算，并储存至列缓存器210;同时，图形处理电路204开始执行子画面404的第3像素列的运算，并储存至列缓存器212。以此类推，当显示计数器502 计数到257时，子画面缓存器214储存位于列缓存器212的第240条像素列。 因此，在显示计数器502计数到257时，子画面404的240条像素列都处理 完毕，并全部储存在子画面缓存器214，完成子画面404的图像处理。
同理，子画面406、 408、以及410可用相同的方式，分别在下一次显示 计数器502重新计数时处理，并分别储存于子画面缓存器216、 218、以及 220。最后，显示电路222可存取子画面缓存器214、 216、 218、以及220 里所储存的子画面404、 406、 408、以及410，并对应系统所使用的解构方 式将子画面404、 406、 408、以及410组合成为具VGA分辨率的画面412， 再依显示器224的显示需求转换此画面412成为一显示信号，例如循序显示 (progressed)信号或是交错显示(interlaced)信号，传送至显示器224显示出来。
值得注意的是，由于图像处理系统200是以管线方式运作，因此列缓存 器的数目以及图形处理电路可视所需的图形运算的种类而定。举例而言，若 一电视游戏的图像处理只需要精灵运算和背景运算即可，则图像处理系统 200最少只需要两个图形处理电路，以及三条列缓存器即可。列缓存器的数 目至少需比图形处理电路数目多一的原因在于子画面缓存器必须占用一个 计数器时间间隔对列缓存器作存取动作。此外，子画面缓存器的数目可视 VGA画面的分割数量而决定。举例来说，若VGA画面解构成四张QVGA 画面，则图像处理系统200可使用四个子画面缓存器储存此四张QVGA画 面。此外，图像处理系统200可作双屏幕显示，显示电路可依不同的屏幕的 显示需求而产生不同的显示信号。
在一特定实施例中，图像处理系统200可获得更好的系统效能。举例来 说，以电视游乐器而言，VGA画面必须以每秒30张或是更高的速度作更新， 以利用人类的视觉暂留而造成连续平顺的动态画面。然而，在游戏过程中可 能背景会持续不动一段时间，只有游戏主角会在画面中移动。因此，我们可 以只对画面有改变的区块作画面更新，并且延用未改变的旧有区块，因而达到节省存储器频宽需求。举例而言，若游戏主角只在VGA画面的左上角移 动，而背景持续不变的话，图像处锂系统200可利用图3A的解构方式作VGA 图像处理，并且只更新对应VGA画面左上角的QVGA子画面以及延用其余 三个QVGA子画面即可。
在另一特定实施例中，VGA图像可切割成左右两半部，即两个分辨率 为320x480的图像，而图像处理系统200只需要两个可储存320x480像素的 子画面缓存器即可。在其它的实施例中，本发明并不限制于使用QVGA硬 件架构实现VGA图像处理。换言之，本发明可将较小分辨率的图像处理电 路应用于较大分辨率的图像处理。因此，熟习此技艺者当可依据本发明所揭 露而得到不同解构方式，并依需求而适当增减与修改所需组件而不脱离本发 明的范围。
虽然本发明巳以数个实施例揭露如上，然其并非用以限定本发明，任何 熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰， 因此本发明的保护范围当以权利要求范围所界定者为准。
权利要求
1. 一种图像处理方法，该方法包括提供一图片；根据一解构方式将所述图片分解成一第一子图片，一第二子图片，一第三子图片，以及一第四子图片；分别对所述第一、第二、第三、以及第四子图片执行一图形处理而产生一第一子画面、一第二子画面、一第三子画面、以及一第四子画面；以及根据对应所述解构方式的一组合方式组合所述第一、第二、第三、以及第四子画面成为一画面。
2. 如权利要求1所述的图像处理方法，其中，所述解构方式包括 设定所述第一、第二、第三、以及第四子图片，分别为所述图片的左上半部、右上半部、左下半部，及右下半部。
3. 如权利要求1所述的图像处理方法，其中，所述解构方式包括 设定所述第一、第二、第三、以及第四子图片，分别为所述图片的所有单数行的所有单数像素、所有单数行的所有偶数像素、所有偶数行的所有单 数像素、以及所有偶数行的所有偶数像素。
4. 如权利要求1所述的图像处理方法，其中，所述图片和所述画面为VGA 图像，且所述子图片和所述子画面为QVGA图像。
5. 如权利要求1所述的图像处理方法，其中，所述解构方式包括分别复 制所述图片为所述第一、第二、第三、以及第四子图片。
6. 如权利要求5所述的图像处理方法，其中，所述组合方式包括 设定所述第一、第二、第三、及第四子画面分别为所述画面的所有单数行的所有单数像素、所有单数行的所有偶数像素、所有偶数行的所有单数像 素、以及所有偶数行的所有偶数像素。
7. 如权利要求6所述的图像处理方法，其中，所述图片、所述子图片、以及所述子画面为QVGA图像，且所述画面为VGA图像。
8. —种图像处理系统，该系统包括-一存储器装置，用以储存复数张图片，其中所述图片分别由复数像素列 组成；复数图形处理电路，其通过存取所述存储器装置以取得所述图片，并执 行一图形运算，其中所述图形处理电路一次只处理一条像素列；复数条列缓存器，用以分别暂存经由所述图形处理电路执行所述图形运 算后的所述像素列；复数子画面缓存器，用以分别存取所述列缓存器内暂存的所述像素列以 组成复数张子画面；以及一显示电路，用以存取所述子画面缓存器，将所述子画面依一种组合方 式结合而成所述画面，以及转换所述画面为一显示信号。
9. 如权利要求8所述的图像处理系统，其中，所述列缓存器的数目大于 所述图形处理电路的数目，且所述子画面缓存器的数目等于所述子画面的数 目。
10. 如权利要求8所述的图像处理系统，其中，所述组合方式包括组合 所述子画面的一第一子画面、 一第二子画面、 一第三子画面、及一第四子画 面分别为所述画面的左上半部、右上半部、左下半部、以及右下半部。
11. 如权利要求8所述的图像处理系统，其中，所述组合方式包括组合所 述子画面的一第一子画面、 一第二子画面、 一第三子画面、及一第四子画面 分别为所述画面的所有单数行的所有单数像素、所有单数行的所有偶数像 素、所有偶数行的所有单数像素、及所有偶数行的所有偶数像素。
12. 如权利要求11所述的图像处理系统，其中，所述子画面都相同。
全文摘要
本发明提供一种图像处理方法及系统，该方法包括提供一图片，并根据一解构方式将上述图片分解成一第一子图片，一第二子图片，一第三子图片，以及一第四子图片。接着分别对上述第一、第二、第三、以及第四子图片执行一图形处理而产生一第一子画面、一第二子画面、一第三子画面、以及一第四子画面。最后，根据对应上述解构方式的一组合方式组合上述第一、第二、第三、以及第四子画面成为一画面。本发明可以利用现有硬件电路架构以弹性处理更高分辨率的画面。
文档编号G09G5/00GK101452690SQ200710196200
公开日2009年6月10日 申请日期2007年11月29日 优先权日2007年11月29日
发明者涂结盛, 许继壮, 郑乃文, 陈忠信, 陈浚敏 申请人:华邦电子股份有限公司
技术领域：
本发明有关于图像处理领域，特别是指一种图像处理的方法与装置，可 将一张图像分成数个区块分别处理后再重组回来。
背景技术：
在传统的电视游乐器电路设计中，绘图处理(如贴图、特效、旋转、缩
放等)或显示部分都是架构在QVGA(quarter video graphics array)基础上来设 计。如图1A所示， 一张QVGA图像100为分辨率320x240的图像，其中包 括240条像素列，每条像素列具有320个像素。QVGA图像100由数张QVGA 图片经过图形运算结合而成，例如QVGA图像100可为一 QVGA图片经过 水平翻转后再与另一 QVGA图作透明叠合(alpha-blending)而成。传统的 QVGA电视游乐器电路设计原理如图1B所示，显示器102具有262条扫描 线，其中第i一l7条与第258-262条扫描线为垂直空白时期(vertical blanking period),含有一垂直前端入口(vertical front porch), —垂直后端入口(vertical back porch)，以及一垂直同步信号(vertical sync)，作为信号校准以及连续图 像的间隔之用。在垂直空白时期的扫描线没有任何图像数据。
显示计数器110对应显示器102的扫描线时间。举例而言，当显示计数 器110数到1时，显示器102正好显示第1条扫描线，当显示计数器110数 到2时，显示器102正好显示第2条扫描线，以此类推。此外，显示器102 的第18条扫描线对应到QVGA图像100的第1像素列，显示器102的第19 条扫描线对应到QVGA图像100的第2像素列，以此类推。列缓存器104、 106、 108可各别储存QVGA图像100的一条像素列。举例而言，列缓存器 104可对应到显示器102的第18、 21、 24条等扫描线，列缓存器106可对应到显示器102的第19、 22、 25条等扫描线，以及列缓存器108可对应到显 示器102的第20、 23、 26条等扫描线，依此类推。电视游乐器的图形处理 可包括一个精灵运算(sprite)电路以及一个背景运算(backgroimd， BG)电路， 由于这些电路一次只能处理一条像素列，因此QVGA图像100的图像处理 需以管线(pipdine)方式运作，以达到最佳的时间效能。
QVGA图像100的图像处理以管线运作的叙述如下。在显示计数器110 的计数为1到15时，精灵运算电路与背景运算电路不执行任何运算。当显 示计数器110计数到16时，精灵运算电路开始执行QVGA图像100的第1 像素列的运算，并将运算后的像素值储存至列缓存器104。当显示计数器110 计数到17时，背景运算电路开始执行QVGA图像100的第1像素列的运算， 并储存至列缓存器104;同时，精灵运算电路开始执行QVGA图像100的第 2像素列的运算，并储存至列缓存器106。当显示计数器110计数到18时， 显示电路112读取储存于列缓存器104的第1像素列，并显示该第1像素列 于显示器102的第18条扫描线上；同时，背景运算电路开始执行QVGA图 像100的第2像素列的运算，并储存至列缓存器106;同时，精灵运算电路 开始执行QVGA图像100的第3像素列的运算，并储存至列缓存器108。因 此，以此类推，当显示计数器110计数到257时，显示电路112读取储存于 列缓存器108的QVGA图像100的第240像素列，并显示该第240像素列 于显示器102的第257条扫描线上，完成QVGA图像100图像处理与显示 动作。
然而，随着显示装置的分辨率提高，会有更高分辨率的游戏出现，如分 辨率为VGA图像(640x480)的游戏。因此，如何利用现有硬件电路架构以弹 性处理更高分辨率的画面，为此领域悬而未解的问题。
发明内容
本发明提供一种图像处理方法，包括提供一图片，并根据一解构方式将上述图片分解成一第一子图片， 一第二子图片， 一第三子图片，以及一第四 子图片。接着分别对上述第一、第二、第三、以及第四子图片执行一图形处 理而产生一第一子画面、 一第二子画面、 一第三子画面、以及一第四子画面。 最后，根据对应上述解构方式的一组合方式组合上述第一、第二、第三、以 及第四子画面成为一画面。
本发明还提供一种图像处理系统，包括一存储器装置，复数图形处理电 路，复数条列缓存器，复数子画面缓存器，以及一显示电路。上述存储器装 置用以储存复数张图片，其中上述图片分别由复数像素列组成。上述图形处 理电路通过存取上述存储器装置以取得上述图片，并执行一图形运算，其中 上述图形处理电路一次只处理一条像素列。上述列缓存器用以分别暂存经由 上述图形处理电路执行上述图形运算后的上述像素列。上述子画面缓存器用 以分别存取上述列缓存器内暂存的上述像素列以组成复数张子画面。上述显 示电路用以存取上述子画面缓存器，将上述子画面依一种组合方式结合而成 上述画面，以及转换上述画面为一显示信号。
本发明又提供一种图像处理方法，包括提供一图片，并根据一解构方式 将上述图片分解成一第一子图片， 一第二子图片， 一第三子图片，以及一第 四子图片。接着分别对上述第一、第二、第三、以及第四子图片执行一第一 图形处理而产生一第一子画面、 一第二子画面、 一第三子画面、以及一第四 子画面。接着根据对应上述解构方式的一组合方式组合上述第一、第二、第 三、以及第四子画面成为一第一画面。此外，再对上述第一子图片执行一第 二图形处理产生一第五子画面，以及根据该组合方式组合上述第二、第三、 第四以及第五子画面成为一第二画面。
本发明可以利用现有硬件电路架构以弹性处理更高分辨率的画面。
图1A表示一张分辨率为320x240的QVGA图像；图IB表示传统的QVGA电视游乐器电路设计原理； 图2表示本发明的一实施例的系统示意图，可用QVGA硬件架构用来 处理VGA图像；
图3A-图3C表示不同的VGA图片解构方式；
图4说明如何从数张QVGA图片组合成一张VGA画面；以及
图5表示本发明的一操作实施例的时序图。
主要组件符号说明
100 QVGA图像
102、 224 显示器
104、 106、 108、 208、 210、 212 列缓存器
110、 502 显示计数器
112、 222 显示电路
202 存储器装置
204、 206 图形处理电路
214、 216、 218、 220 子画面缓存器'
302、 320 图片
304、 306、 308、 310、 312、 314、 316、 318、 322、 324、 326、 328 子
图片
402 子图片群
404、 406、 408、 410 子画面 412 画面
具体实施例方式
本发明将以数个实施例配合附图解释如下，以阐明本发明的精神与范畴。
本说明书附图为求清楚说明本发明的精神与范畴，组件/装置之间的比例关系未按实际情况绘制，且不同附图的相同标号对应相同的组件/装置。
图2表示本发明的一实施例的系统示意图，图像处理系统200可用 QVGA硬件架构用来处理VGA图像。存储器装置202可储存数张QVGA图 片。存储器装置202可为挥发性存储器(如静态随机存取存储器、动态隨机 存取存储器、或是同步动态随机存取存储器等)，或是非挥发性存储器(如闪 存、硬盘、光盘、抹除式只读存储器等)。
图形处理电路204和206为执行不同图形处理的电路，可存取存储器装 置202内的数张QVGA图片作图形处理。举例而言，图形处理电路204和 206可分别为一精灵运算电路以及一背景运算电路。举例而言，精灵运算电 路可执行场景精灵运算，例如电玩画面中游戏主角或怪物的动作绘制，而背 景运算电路可执行背景运算，例如游戏背景的图形縮放、旋转、翻转、或是 数张图片的透明叠合。熟习此技艺者当可知道，图像处理系统200可视需求 增加不同的图形处理电路以完成更复杂的图形处理，也可减少图形处理电路 以简化图形处理，或是增加相同的图形处理电路以增进某一图形处理功能的 运算效率。此外，在此实施例中，图形处理电路204和206—次只处理一条 像素列(亦即320x1像素)。
列缓存器208、 210、以及212可储存320x1个像素值，可分别储存图形 处理电路204或206处理完毕的像素列。列缓存器208、 210、以及212可为 挥发性存储器(如静态随机存取存储器、动态随机存取存储器、或是同步动 态随机存取存储器等)。当图形处理电路204和206都处理完同一像素列时， 暂存此像素列的列缓存器便传递此像素列至对应的子画面缓存器214、 216、 218、或是220。子画面缓存器214、 216、 218、以及220可储存320x240个 像素值，可分别暂存分辨率为QVGA的一子画面。子画面缓存器214、 216、 218、以及220可为挥发性存储器(如静态随机存取存储器、动态随机存取存 储器、或是同步动态随机存取存储器等)。当子画面缓存器214、 216、 218、 以及220里所储存的像素列可分别构成一子画面时，显示电路222便存取子画面缓存器214、 216、 218、以及220里所储存的四张子画面，并依一组合 方式组合此四张子画面成为一分辨率为VGA的画面。最后，再依显示器224 的显示需求转换此VGA画面成为一显示信号，传送至显示器224显示出来。
在图2中，储存于存储器装置202中的这些QVGA图片可由数张VGA 图片依一解构方式分解而成。在一实施例中，此解构方式可为图3A所示的 方式。图片302为具有640x480个像素的一 VGA图片，其中(l，l)代表位于 图片302第1行第1列的一像素，(320， l)代表位于图片302第320行第1列 的一像素，以此类推。图片302可被分解成子图片304、 306、 308、以及310， 每张子图片304、 306、 308、以及310都为具有320x240个像素的QVGA图 片。如图3A所示，子图片304为图片302的左半部的上半部，子图片306 为图片302的右半部的上半部，子图片308为图片302的左半部的下半部， 以及子图片310为图片302的右半部的下半部。子图片304、 306、 308、以 及310可储存至存储器装置202供图像处理系统200使用。值得注意的是， 上述组合方式对应此解构方式，将四张QVGA子画面组合成一张VGA画面。
在另一实施例中，此解构方式可为图3B所示的方式。图片302可被分 解成子图片312、 314、 316、以及318，每张子图片312、 314、 316、以及 318都为具有320x240个像素的QVGA图片。在此实施例中，子图片312为 图片302的所有奇数列的所有奇数像素。举例而言，图片302中坐标为(l，l)、 (3,1)、 (1,479)、 (639,479)的四个像素系分配给子图片312。由图3B可知，子 图片314为图片302的所有奇数列的所有偶数像素，子图片316为图片302 的所有偶数列的所有奇数像素，以及子图片318为图片302的所有偶数列的 所有偶数像素。子图片312、 314、 316、以及318可储存至存储器装置202 供图像处理系统200使用。值得注意的是，上述组合方式对应此解构方式， 将四张QVGA子画面组合成一张VGA画面。
在一特定实施例中，存储器装置202所储存的数张QVGA图片为数张 QVGA图片的复制。如图3C所示，图片320为具有320x240个像素的一
9QVGA图片，其可复制成子图片322、 324、 326、以及328而储存至存储器 装置202供图像处理系统200使用。值得注意的是，上述组合方式对应图3B 的解构方式，将四张QVGA子画面组合成一张VGA画面。
图4简单说明图像处理系统200如何从数张QVGA图片组合成一张 VGA画面。子图片群402为数张VGA图片依图3A-图3C的解构方式其中 之一者分解而成的数张QVGA图片，并且可储存于存储器装置202。图像处 理系统200可依游戏程序欲显示的VGA画面需求，以及目前所使用的解构 方式，将子图片群402经过图形处理电路204和206运算后，得到具QVGA 分辨率的子画面404，并可储存至子画面缓存器214。同理，具QVGA分辨 率的子画面406、 408、以及410可分别依游戏程序欲显示的VGA画面需求， 以及目前所使用的解构方式，将子图片群402经过图形处理电路204和206 运算得之，并分别储存至子画面缓存器216、 218、 220。最后，子画面404、 406、 408、以及410可在显示电路222依对应此解构方式的一组合方式合并 成为具VGA分辨率的画面412。因此，图像处理系统200可以使用QVGA 硬件架构实现VGA图像处理。
图5为一操作图像处理系统200的实施例的时序图。图像处理系统200 依管线方式运算依序求得四张子画面404、 406、 408、以及410。以子画面 404的运算为例，在显示计数器502的计数为1到15时，图形处理电路204 和206不执行任何运算。当显示计数器502计数到16时，图形处理电路204 开始执行子画面404的第1像素列的运算，并将运算后的像素值储存至列缓 存器208。当显示计数器502计数到17时，图形处理电路206开始执行子画 面404的第1像素列的运算，并储存至列缓存器208;同时，图形处理电路 204开始执行子画面404的第2像素列的运算，并储存至列缓存器210。当 显示计数器502计数到18时，子画面缓存器214储存位于列缓存器208的 第l像素列；同时，图形处理电路206开始执行子画面404的第2像素列的 运算，并储存至列缓存器210;同时，图形处理电路204开始执行子画面404的第3像素列的运算，并储存至列缓存器212。以此类推，当显示计数器502 计数到257时，子画面缓存器214储存位于列缓存器212的第240条像素列。 因此，在显示计数器502计数到257时，子画面404的240条像素列都处理 完毕，并全部储存在子画面缓存器214，完成子画面404的图像处理。
同理，子画面406、 408、以及410可用相同的方式，分别在下一次显示 计数器502重新计数时处理，并分别储存于子画面缓存器216、 218、以及 220。最后，显示电路222可存取子画面缓存器214、 216、 218、以及220 里所储存的子画面404、 406、 408、以及410，并对应系统所使用的解构方 式将子画面404、 406、 408、以及410组合成为具VGA分辨率的画面412， 再依显示器224的显示需求转换此画面412成为一显示信号，例如循序显示 (progressed)信号或是交错显示(interlaced)信号，传送至显示器224显示出来。
值得注意的是，由于图像处理系统200是以管线方式运作，因此列缓存 器的数目以及图形处理电路可视所需的图形运算的种类而定。举例而言，若 一电视游戏的图像处理只需要精灵运算和背景运算即可，则图像处理系统 200最少只需要两个图形处理电路，以及三条列缓存器即可。列缓存器的数 目至少需比图形处理电路数目多一的原因在于子画面缓存器必须占用一个 计数器时间间隔对列缓存器作存取动作。此外，子画面缓存器的数目可视 VGA画面的分割数量而决定。举例来说，若VGA画面解构成四张QVGA 画面，则图像处理系统200可使用四个子画面缓存器储存此四张QVGA画 面。此外，图像处理系统200可作双屏幕显示，显示电路可依不同的屏幕的 显示需求而产生不同的显示信号。
在一特定实施例中，图像处理系统200可获得更好的系统效能。举例来 说，以电视游乐器而言，VGA画面必须以每秒30张或是更高的速度作更新， 以利用人类的视觉暂留而造成连续平顺的动态画面。然而，在游戏过程中可 能背景会持续不动一段时间，只有游戏主角会在画面中移动。因此，我们可 以只对画面有改变的区块作画面更新，并且延用未改变的旧有区块，因而达到节省存储器频宽需求。举例而言，若游戏主角只在VGA画面的左上角移 动，而背景持续不变的话，图像处锂系统200可利用图3A的解构方式作VGA 图像处理，并且只更新对应VGA画面左上角的QVGA子画面以及延用其余 三个QVGA子画面即可。
在另一特定实施例中，VGA图像可切割成左右两半部，即两个分辨率 为320x480的图像，而图像处理系统200只需要两个可储存320x480像素的 子画面缓存器即可。在其它的实施例中，本发明并不限制于使用QVGA硬 件架构实现VGA图像处理。换言之，本发明可将较小分辨率的图像处理电 路应用于较大分辨率的图像处理。因此，熟习此技艺者当可依据本发明所揭 露而得到不同解构方式，并依需求而适当增减与修改所需组件而不脱离本发 明的范围。
虽然本发明巳以数个实施例揭露如上，然其并非用以限定本发明，任何 熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰， 因此本发明的保护范围当以权利要求范围所界定者为准。
权利要求
1. 一种图像处理方法，该方法包括提供一图片；根据一解构方式将所述图片分解成一第一子图片，一第二子图片，一第三子图片，以及一第四子图片；分别对所述第一、第二、第三、以及第四子图片执行一图形处理而产生一第一子画面、一第二子画面、一第三子画面、以及一第四子画面；以及根据对应所述解构方式的一组合方式组合所述第一、第二、第三、以及第四子画面成为一画面。
2. 如权利要求1所述的图像处理方法，其中，所述解构方式包括 设定所述第一、第二、第三、以及第四子图片，分别为所述图片的左上半部、右上半部、左下半部，及右下半部。
3. 如权利要求1所述的图像处理方法，其中，所述解构方式包括 设定所述第一、第二、第三、以及第四子图片，分别为所述图片的所有单数行的所有单数像素、所有单数行的所有偶数像素、所有偶数行的所有单 数像素、以及所有偶数行的所有偶数像素。
4. 如权利要求1所述的图像处理方法，其中，所述图片和所述画面为VGA 图像，且所述子图片和所述子画面为QVGA图像。
5. 如权利要求1所述的图像处理方法，其中，所述解构方式包括分别复 制所述图片为所述第一、第二、第三、以及第四子图片。
6. 如权利要求5所述的图像处理方法，其中，所述组合方式包括 设定所述第一、第二、第三、及第四子画面分别为所述画面的所有单数行的所有单数像素、所有单数行的所有偶数像素、所有偶数行的所有单数像 素、以及所有偶数行的所有偶数像素。
7. 如权利要求6所述的图像处理方法，其中，所述图片、所述子图片、以及所述子画面为QVGA图像，且所述画面为VGA图像。
8. —种图像处理系统，该系统包括-一存储器装置，用以储存复数张图片，其中所述图片分别由复数像素列 组成；复数图形处理电路，其通过存取所述存储器装置以取得所述图片，并执 行一图形运算，其中所述图形处理电路一次只处理一条像素列；复数条列缓存器，用以分别暂存经由所述图形处理电路执行所述图形运 算后的所述像素列；复数子画面缓存器，用以分别存取所述列缓存器内暂存的所述像素列以 组成复数张子画面；以及一显示电路，用以存取所述子画面缓存器，将所述子画面依一种组合方 式结合而成所述画面，以及转换所述画面为一显示信号。
9. 如权利要求8所述的图像处理系统，其中，所述列缓存器的数目大于 所述图形处理电路的数目，且所述子画面缓存器的数目等于所述子画面的数 目。
10. 如权利要求8所述的图像处理系统，其中，所述组合方式包括组合 所述子画面的一第一子画面、 一第二子画面、 一第三子画面、及一第四子画 面分别为所述画面的左上半部、右上半部、左下半部、以及右下半部。
11. 如权利要求8所述的图像处理系统，其中，所述组合方式包括组合所 述子画面的一第一子画面、 一第二子画面、 一第三子画面、及一第四子画面 分别为所述画面的所有单数行的所有单数像素、所有单数行的所有偶数像 素、所有偶数行的所有单数像素、及所有偶数行的所有偶数像素。
12. 如权利要求11所述的图像处理系统，其中，所述子画面都相同。
全文摘要
本发明提供一种图像处理方法及系统，该方法包括提供一图片，并根据一解构方式将上述图片分解成一第一子图片，一第二子图片，一第三子图片，以及一第四子图片。接着分别对上述第一、第二、第三、以及第四子图片执行一图形处理而产生一第一子画面、一第二子画面、一第三子画面、以及一第四子画面。最后，根据对应上述解构方式的一组合方式组合上述第一、第二、第三、以及第四子画面成为一画面。本发明可以利用现有硬件电路架构以弹性处理更高分辨率的画面。
文档编号G09G5/00GK101452690SQ200710196200
公开日2009年6月10日 申请日期2007年11月29日 优先权日2007年11月29日
发明者涂结盛, 许继壮, 郑乃文, 陈忠信, 陈浚敏 申请人:华邦电子股份有限公司
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