Fpga实验开发板的制作方法
专利名称：Fpga实验开发板的制作方法
技术领域：
本实用新型涉及数字电 路教学实验开发板，特别是一种FPGA实验开发板。
背景技术：
为了适应电子工业发展的需求，国内的高校陆续开设了硬件语言、EDA电子设计等课程，并配套可编程逻辑器件实验，实验设备一般采用FPGA实验箱的形式。但是实验箱设备固定连线设计，使得设备可扩展性受到一定限制，学生实现创新设计实验的空间不大。另夕卜，实验箱功能大而全，价格较高，实验内容与课堂教学存在一定偏差。学生很难对实验箱的认识深刻，很多功能单元得不到有效利用，造成系统资源的浪费。为解决上述实验箱存在的不足，需要研制FPGA实验开发板，主要针对以下方面进行研究1)提高资源利用率了解课程要求，做到系统的资源都能够在实验中使用，避免利用率很低的冗余结构。2)可扩展性与自主设计实验采用开放性设计，使得系统不仅可以基于自身资源完成多种实验，而且有完全的向外接口，可连接其它电路实现联合实验开发，提供充足的创新设计空间。3)合理价格自主设计技术方案，设计并批量生产PCB，有效降低成本。本实用新型可以解决以上问题。
发明内容本实用新型FPGA实验开发板采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序、配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O 口外接单元扩展口模块。FPGA实验开发板PCB采用双面板设计。独特的PCB板元件位置布局、走线方式、布线宽度，使设计的产品抗干扰性强、系统散热好、工作稳定的性能。成本低，批量生产价格在60元左右。本实用新型解决其技术问题所采用的技术方案是采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序、配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O 口外接单元扩展口模块。FPGA实验开发板PCB采用双面板设计。独特的PCB板元件位置布局、走线方式、布线宽度，使设计的产品抗干扰性强、系统散热好、工作稳定的性倉泛。
以下结合附图
和实施例对本实用新型进一步说明。图I是本实用新型的FPGA实验开发板框图。图2是可编程逻辑芯片EPM7064S电路图。图3是Byteblaster MV并口下载电路图。图4是晶振时钟电路和闻速有源晶振时钟电路图。[0013]图5是FPGA实验开发板PCB版图。
具体实施方式
图I所示，FPGA实验开发板包括ALTERA公司的EPM7064S可编程逻辑芯片、Byteblaster MV并口下载器、时钟电路模块、有源晶振高速时钟模块、数码管模块、发光二极管显示模块、按键输入模块、I/O 口外接单元扩展口模块、电源输入电路模块。图2所示，设计EPM7062S可编程逻辑芯片外围电路。图3所示，FPGA实验开发板采用JTAG下载模式,采用Alter公司的ByteBlaster下载电路，有时钟信号(TCK)、状态控制(TMS)、数据输入(TDI)和数据输出(TDO)四路信号。计算机25芯标准并口与JTAGlO芯下载接口的连接。计算机25芯并口第15接电源，第18脚至第25脚接地，第2脚接JTAG下载接口的TCK,第3脚接TMS，第8脚接TDI，第11 脚接TDO。图4所不，晶体振荡器时钟电路和有源晶振闻速时钟用于广生频率稳定的时钟/[目号供FPGA实现时序功能时使用，同时还可以为其它实验提供多种时序信号。晶体振荡器时钟电路是将32768Hz无源晶振、阻容元件配合产生时钟信号，接至⑶4060时钟输入端，芯片CD4060是14级二进制串行计数/分频器，它对输入的时钟信号进行多级分频并输出，从Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q12、Q13、Q14 分别输出的 2048Hz、1024Hz、512Hz、256Hz、128Hz、64ΗΖ、32ΗΖ、8ΗΖ、4ΗΖ、2ΗΖ时钟信号。通过跳接选择其中一路时钟信号输出。有源晶振内部是一个完整的振荡器，只要将有源晶振连接到电源，它便会自动起振，输出稳定的时钟信号。本时钟电路采用有源晶振产生50MHz高速时钟脉冲信号。图5所示，FPGA实验开发板PCB采用双面板设计。在设计时将综合考虑元件的位置布局、走线方式、布线宽度、抗干扰、系统散热等，使设计的产品具备稳定的性能。FPGA芯片是整个实验开发板的核心，放置在PCB板中心位置，与其它功能单元之间的连线基本呈放射形，减少了连线相互交错的情况。而且，连线距离短。芯片采用了 PLCC封装，并使用芯片插座，这样，用户可以灵活的按需求选用芯片和安装。电源和接地布线线宽设置为50mil，其它导线线宽20mil。间距均大于lOmil，全部采用手工布线，保证线宽、线距、布通导线。在PCB板顶层和底层进行了铺铜，并将铺铜与地连接在一起。这样既可以屏蔽高频信号的干扰，又使得系统在工作时能够较好地散热。使用说明I)焊接电路板与下载线。2)使用中心正极的四节电池电池盒连接开发板，开关闭盒后板上的电源指示灯会売，表不供电正常。3)使用开发板配套的下载电缆，一端连接PC的并口，一端连接开发板的CPLD下载接口。4)确保PC并口使用EPP方式(在开机BIOS中设置)。5)安装 Quartus 115. O 软件。6)Add Hareware 选项中会找到 Byteblater II or Byteblater MV 选项，点hardware setup 选 ByteBlasterII[LPT1],点 Add Hardware。7)将资料附带的开发程序拷贝到自己硬盘中，并将其目录及子目录的属性改为可与。8)进入软件打开开发板资料提供的实验程序工程，直接下载即可看到结果。(下 载后频率选择2Hz可以看到数码管计数，四发光二极管闪烁，每一个按键都可以使清零按键，有现象说明板子已经测试正常)。
权利要求1.一种FPGA实验开发板，其特征在于采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序，配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O 口外接单元扩展口模块。
2.根据权利要求I所述的FPGA实验开发板，其特征是FPGA实验开发板的PCB采用双面板设计。
专利摘要一种FPGA实验开发板，具有既满足数字电路EDA设计课程实验的要求，又能满足电子竞赛中EDA部分创新设计要求的功能。FPGA实验开发板采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序、配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O口外接单元扩展口模块。FPGA实验开发板PCB采用双面板设计。独特的PCB板元件位置布局、走线方式、布线宽度，使设计的产品抗干扰性强、系统散热好、工作稳定的性能。成本低，批量生产价格在60元左右。
文档编号G09B23/18GK202373216SQ20112016589
公开日2012年8月8日 申请日期2011年5月20日 优先权日2011年5月20日
发明者高立新 申请人:广东机电职业技术学院
技术领域：
本实用新型涉及数字电 路教学实验开发板，特别是一种FPGA实验开发板。
背景技术：
为了适应电子工业发展的需求，国内的高校陆续开设了硬件语言、EDA电子设计等课程，并配套可编程逻辑器件实验，实验设备一般采用FPGA实验箱的形式。但是实验箱设备固定连线设计，使得设备可扩展性受到一定限制，学生实现创新设计实验的空间不大。另夕卜，实验箱功能大而全，价格较高，实验内容与课堂教学存在一定偏差。学生很难对实验箱的认识深刻，很多功能单元得不到有效利用，造成系统资源的浪费。为解决上述实验箱存在的不足，需要研制FPGA实验开发板，主要针对以下方面进行研究1)提高资源利用率了解课程要求，做到系统的资源都能够在实验中使用，避免利用率很低的冗余结构。2)可扩展性与自主设计实验采用开放性设计，使得系统不仅可以基于自身资源完成多种实验，而且有完全的向外接口，可连接其它电路实现联合实验开发，提供充足的创新设计空间。3)合理价格自主设计技术方案，设计并批量生产PCB，有效降低成本。本实用新型可以解决以上问题。
发明内容本实用新型FPGA实验开发板采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序、配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O 口外接单元扩展口模块。FPGA实验开发板PCB采用双面板设计。独特的PCB板元件位置布局、走线方式、布线宽度，使设计的产品抗干扰性强、系统散热好、工作稳定的性能。成本低，批量生产价格在60元左右。本实用新型解决其技术问题所采用的技术方案是采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序、配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O 口外接单元扩展口模块。FPGA实验开发板PCB采用双面板设计。独特的PCB板元件位置布局、走线方式、布线宽度，使设计的产品抗干扰性强、系统散热好、工作稳定的性倉泛。
以下结合附图
和实施例对本实用新型进一步说明。图I是本实用新型的FPGA实验开发板框图。图2是可编程逻辑芯片EPM7064S电路图。图3是Byteblaster MV并口下载电路图。图4是晶振时钟电路和闻速有源晶振时钟电路图。[0013]图5是FPGA实验开发板PCB版图。
具体实施方式
图I所示，FPGA实验开发板包括ALTERA公司的EPM7064S可编程逻辑芯片、Byteblaster MV并口下载器、时钟电路模块、有源晶振高速时钟模块、数码管模块、发光二极管显示模块、按键输入模块、I/O 口外接单元扩展口模块、电源输入电路模块。图2所示，设计EPM7062S可编程逻辑芯片外围电路。图3所示，FPGA实验开发板采用JTAG下载模式,采用Alter公司的ByteBlaster下载电路，有时钟信号(TCK)、状态控制(TMS)、数据输入(TDI)和数据输出(TDO)四路信号。计算机25芯标准并口与JTAGlO芯下载接口的连接。计算机25芯并口第15接电源，第18脚至第25脚接地，第2脚接JTAG下载接口的TCK,第3脚接TMS，第8脚接TDI，第11 脚接TDO。图4所不，晶体振荡器时钟电路和有源晶振闻速时钟用于广生频率稳定的时钟/[目号供FPGA实现时序功能时使用，同时还可以为其它实验提供多种时序信号。晶体振荡器时钟电路是将32768Hz无源晶振、阻容元件配合产生时钟信号，接至⑶4060时钟输入端，芯片CD4060是14级二进制串行计数/分频器，它对输入的时钟信号进行多级分频并输出，从Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q12、Q13、Q14 分别输出的 2048Hz、1024Hz、512Hz、256Hz、128Hz、64ΗΖ、32ΗΖ、8ΗΖ、4ΗΖ、2ΗΖ时钟信号。通过跳接选择其中一路时钟信号输出。有源晶振内部是一个完整的振荡器，只要将有源晶振连接到电源，它便会自动起振，输出稳定的时钟信号。本时钟电路采用有源晶振产生50MHz高速时钟脉冲信号。图5所示，FPGA实验开发板PCB采用双面板设计。在设计时将综合考虑元件的位置布局、走线方式、布线宽度、抗干扰、系统散热等，使设计的产品具备稳定的性能。FPGA芯片是整个实验开发板的核心，放置在PCB板中心位置，与其它功能单元之间的连线基本呈放射形，减少了连线相互交错的情况。而且，连线距离短。芯片采用了 PLCC封装，并使用芯片插座，这样，用户可以灵活的按需求选用芯片和安装。电源和接地布线线宽设置为50mil，其它导线线宽20mil。间距均大于lOmil，全部采用手工布线，保证线宽、线距、布通导线。在PCB板顶层和底层进行了铺铜，并将铺铜与地连接在一起。这样既可以屏蔽高频信号的干扰，又使得系统在工作时能够较好地散热。使用说明I)焊接电路板与下载线。2)使用中心正极的四节电池电池盒连接开发板，开关闭盒后板上的电源指示灯会売，表不供电正常。3)使用开发板配套的下载电缆，一端连接PC的并口，一端连接开发板的CPLD下载接口。4)确保PC并口使用EPP方式(在开机BIOS中设置)。5)安装 Quartus 115. O 软件。6)Add Hareware 选项中会找到 Byteblater II or Byteblater MV 选项，点hardware setup 选 ByteBlasterII[LPT1],点 Add Hardware。7)将资料附带的开发程序拷贝到自己硬盘中，并将其目录及子目录的属性改为可与。8)进入软件打开开发板资料提供的实验程序工程，直接下载即可看到结果。(下 载后频率选择2Hz可以看到数码管计数，四发光二极管闪烁，每一个按键都可以使清零按键，有现象说明板子已经测试正常)。
权利要求1.一种FPGA实验开发板，其特征在于采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序，配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O 口外接单元扩展口模块。
2.根据权利要求I所述的FPGA实验开发板，其特征是FPGA实验开发板的PCB采用双面板设计。
专利摘要一种FPGA实验开发板，具有既满足数字电路EDA设计课程实验的要求，又能满足电子竞赛中EDA部分创新设计要求的功能。FPGA实验开发板采用ALTERA公司的EPM7064S可编程逻辑芯片，使用Byteblaster MV并口下载器下载程序、配有时钟电路和有源晶振高速时钟模块、数码管及发光二极管显示和按键输入模块、I/O口外接单元扩展口模块。FPGA实验开发板PCB采用双面板设计。独特的PCB板元件位置布局、走线方式、布线宽度，使设计的产品抗干扰性强、系统散热好、工作稳定的性能。成本低，批量生产价格在60元左右。
文档编号G09B23/18GK202373216SQ20112016589
公开日2012年8月8日 申请日期2011年5月20日 优先权日2011年5月20日
发明者高立新 申请人:广东机电职业技术学院
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