微电脑、总线控制装置及总线控制方法
专利名称：微电脑、总线控制装置及总线控制方法
技术领域：
本发明涉及微电脑、总线控制装置及总线控制方法。具体而言，涉及包括OSD(On Screen Display)电路的微电脑及在CPU与OSD电路共同拥有同一个ROM的情况下，总线的控制装置及控制方法。
在内装了OSD电路的微电脑中，有CPU和OSD电路共同拥有同一个ROM这样的微电脑。例如在特开平11-102352号公报及特开平11-134291号公报等中公开过这样的微电脑。在这样的微电脑中，通过总线控制而让CPU和OSD电路以1对1的比率交替着访问ROM。时分地由CPU读出指令数据、由OSD电路读出显示数据。
专利文献1特开平11-102352号公报专利文献2特开平11-134291号公报在上述微电脑中，当OSD电路有必要访问ROM的时候，CPU和OSD电路就必须以1对1的比率交替着访问ROM。这样以来，当应该显示的文字数、文字的色数有了增加，从ROM中读到OSD电路中的显示数据量增多的时候，有时OSD电路就不能很好地访问ROM。
在上述微电脑中，交替着重复出现在OSD电路和ROM之间形成总线的第一时间和在CPU和ROM之间形成总线的第二时间。这样以来，就可时分地由OSD电路从ROM中读出显示数据、由CPU从ROM中读出指令数据。根据从ROM读到OSD电路中的显示数据的量来决定第一时间的长度。例如，在从ROM读到OSD电路中的显示数据的量较多的时候，就根据它来使第一时间长一些。这样以来，即使应该从ROM读到OSD电路中的显示数据的量较多，OSD电路也能很好地去访问ROM。
最好是，在上述微电脑中，进一步包括第一总线、第二总线及第三总线。第一总线被设在ROM与总线切换电路之间；第二总线被设在OSD电路与总线切换电路之间；第三总线被设在OSD电路与总线切换电路之间。当等待信号为第一电平的时候，由所述总线切换电路将第一总线和第三总线连接起来，由此而在OSD电路与ROM之间形成总线。另一方面，当等待信号为第二电平的时候，则由所述总线切换电路将第一总线和第二总线连接起来，由此而在CPU与ROM之间形成总线。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字数决定第一时间的长度。
随着应该显示在显示装置上的文字数的增多，应从ROM读到OSD电路中的显示数据的量就增多。在上述微电脑中，根据应该显示在显示装置上的文字数决定第一时间的长度。例如，当应该显示在显示装置上的文字数较多的时候，就根据它来将第一时间加长。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字的色数决定第一时间的长度。
随着应该显示在显示装置上的文字的色数的增多，应该从ROM读到OSD电路中的显示数据的量就增多。这里所说的文字的色数是指能够选择的文字的颜色的数量。在上述微电脑中，根据应该显示在显示装置上的文字的色数决定第一时间的长度。例如，当应该显示在显示装置上的文字的色数较多的时候，就根据它来将第一时间加长。
根据本发明的另一技术方案所述，总线控制装置为CPU及OSD电路共同拥有同一个ROM的情况下的总线的控制装置，它包括等待信号产生电路和总线切换电路。ROM存储CPU应该执行的程序及应该显示在显示装置上的显示数据。OSD电路将存储在ROM中的显示数据读出来并将它输出到显示装置中。等待信号产生电路产生第一时间的第一电平与第二时间的第二电平交替着重复出现的等待信号。等待信号产生电路根据从ROM读到OSD电路中的显示数据的量来决定第一时间的长度。当等待信号为第一电平的时候，就通过总线切换电路在OSD电路和ROM之间形成总线；当等待信号为第二电平的时候，就通过总线切换电路在CPU和ROM之间形成总线。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字数决定第一时间的长度。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字的色数决定第一时间的长度。
根据本发明的又一技术方案所述，总线控制方法为CPU及OSD电路共同拥有同一个ROM的情况下的总线的控制方法。ROM存储CPU应该执行的程序及应该显示在显示装置上的显示数据。OSD电路将存储在ROM中的显示数据读出来并将它输出到显示装置中。在上述总线的控制方法下，交替着进行第一处理和第二处理。在第一处理下，在第一时间，在OSD电路与ROM之间形成总线；在第二处理下，在第二时间，在CPU与ROM之间形成总线。根据从ROM读到OSD电路中的显示数据的量来决定第一时间的长度。
最好是，根据应显示在显示装置上的文字数决定上述第一时间的长度。
最好是，根据应该显示在显示装置上的文字的色数决定上述第一时间的长度。
图1为表示本发明的第1个实施例所涉及的微电脑的结构的方框图。
图2为用以说明图1所示的微电脑中的总线控制的流程图。
图3为用以说明图1所示的微电脑中的总线控制的时序图。
图4为表示图1所示的等待信号产生电路的内部结构的方框图。
图5示出了一个产生等待信号的时序的例子。
图6为表示本发明的第2个实施例所涉及的等待信号产生电路的内部结构的方框图。
图7示出了一个产生等待信号的时序的例子。
(第1个实施例)—微电脑的结构—第1个实施例中微电脑的结构示于图1中。该微电脑包括CPU101、OSD电路102、总线切换电路103、RAM104、ROM105、地址总线AB1～AB3、数据总线DB1～DB3及控制总线CB1～CB3。图1所示的微电脑内装着OSD电路102，该微电脑被装在电视、录像机等AV机中。还有，该微电脑中CPU101和OSD电路102共同拥有同一个ROM105。
ROM105中存储着CPU101应该执行的程序(指令数据)及应该显示在显示装置(未示)上的显示数据(例如文字的字体数据)。
RAM104中存储着显示控制数据。这里所说的显示控制数据为应该在屏幕上显示出来的文字的种类(例如文字符号)、文字色、背景色及是否忽亮忽灭等附加信息。
地址总线AB1/数据总线DB1/控制总线CB1被设置在ROM105和总线切换电路103之间。地址从总线切换电路103经由地址总线AB1施加给ROM105；数据经由数据总线DB1在ROM105和总线切换电路103之间进行传输；控制信号从总线切换电路103经由控制总线CB1施加给ROM105。
地址总线AB2/数据总线DB2/控制总线CB2被设置在总线切换电路103和CPU101之间。地址从CPU101经由地址总线AB2施加给总线切换电路103；数据经由数据总线DB2在CPU101和总线切换电路103之间进行传输；控制信号从CPU101经由控制总线CB2施加给总线切换电路103。
地址总线AB3/数据总线DB3/控制总线CB3被设置在总线切换电路103和OSD电路102之间。地址从OSD电路102经由地址总线AB3施加给总线切换电路103；数据经由数据总线DB3在OSD电路102和总线切换电路103之间进行传输；控制信号从OSD电路102经由控制总线CB3施加给总线切换电路103。
OSD电路102根据来自RAM104的显示控制数据DCS从ROM105中读出显示数据。OSD电路102根据从ROM105读出的显示数据与来自RAM104的显示控制数据DCS产生OSD显示信号，并将它输出到显示装置(未示)中。这样以来，就在电子束管、液晶显示装置等显示画面(显示装置)上显示出节目、音量等各种信息。
OSD电路102中包括等待信号产生电路400。等待信号产生电路400，根据来自RAM104的显示控制数据DCS产生第一时间的高电平(逻辑高电平)和第二时间的低电平(逻辑低电平)交替着重复出现的等待信号WS。
当等待信号WS为高电平的时候，总线切换电路103就将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB3/数据总线DB3/控制总线CB3连接起来，而在OSD电路102与ROM105之间形成总线。另一方面，当等待信号WS为低电平的时候，总线切换电路103就将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB2/数据总线DB2/控制总线CB2连接起来，而在CPU101与ROM105之间形成总线。
—总线的控制—下面，参考图2，说明按上述构成的微电脑中的总线的控制。
首先，在OSD电路102访问ROM105之前，从RAM104中读入显示控制数据DCS(ST201)。
OSD电路102内的等待信号产生电路400根据显示控制数据DCS产生等待信号WS(ST202)，并将它输出到CPU101及总线切换电路103中。
当等待信号WS为高电平的时候，CPU101就使允许读信号(控制信号)为高电平(非激活)，而使从ROM105中读出数据无效。这样让CPU101停止访问ROM105而使CPU101处于访问等待状态。总线切换电路103将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB3/数据总线DB3/控制总线CB3连接起来。这样以来，地址及允许读信号(控制信号)就被从OSD电路102施加给ROM105(ST203，ST204，ST205)。存储在已给出的地址下的显示数据被从ROM105读到数据总线DB1中。已读出的数据经由总线切换电路103及数据总线DB3被输出到OSD电路102中(ST206)。
另一方面，在等待信号WS为低电平的时候，OSD电路102就使允许读信号(控制信号)为高电平(非激活)，而使从ROM105中读出数据无效。这样让OSD电路102停止访问ROM105而使OSD电路102处于访问等待状态。总线切换电路103将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB2/数据总线DB2/控制总线CB2连接起来。这样以来，地址及允许读信号(控制信号)就被从CPU101施加给ROM105(ST203，ST207，ST208)。存储在已给出的地址下的命令数据被从ROM105读到数据总线DB1中。已读出的数据经由总线切换电路103及数据总线DB2被输出到CPU101中(ST209)。
上述总线控制中的时序图示于图3中。如图3所示，当等待信号WS为高电平的时候，让CPU101停止访问ROM105而使CPU101处于访问等待状态，将来自OSD电路102的地址作为选择地址施加给ROM105。存储在该选择地址下的ROM数据经由数据总线DB1、DB3被输出到OSD电路102中。
另一方面，当等待信号WS为低电平的时候，就让OSD电路102停止访问ROM105而使OSD电路102处于访问等待状态。将来自CPU101的地址作为选择地址施加给ROM105。存储在该选择地址中的ROM数据经由数据总线DB1、DB2被输出到CPU101中。
—等待信号产生电路400的结构—
图4示出了等待信号产生电路400的内部结构。等待信号产生电路400包括计数电路401及输出电路402。计数电路401计数应该显示出来的文字数(显示文字数)；输出电路402根据从计数电路401中输出的计数值CNT产生等待信号WS。
—等待信号产生电路400的工作情况—下面，对按上述构成的等待信号产生电路400的工作情况进行说明。
首先，将存储在RAM104中的显示控制数据取到计数电路401中。RAM104对每一个应该显示出来的文字存储着一个显示控制数据DCS。
其次，计数电路401在规定时间(例如一条线)计数显示控制数据DCS的取入次数，并将那一计数值CNT作为显示文字数输向输出电路402。
其次，输出电路402根据计数值CNT决定等待信号WS成为高电平的那第一时间的长度。计数值CNT越大，输出电路402就将第一时间决定得越长。这里，基准单位T被设为系统时钟的2个周期那么长，第一时间的长度被定为(CNT×T)。另一方面，第二时间的长度被定为系统时钟的2个周期那么长，第二时间的长度与计数值CNT无关是一定的。输出电路402将第一时间的的高电平和第二时间的的低电平交替着重复出现的等待信号WS输出到CPU101及总线切换电路103中。
图5示出了产生等待信号WS的时序的一个例子。如图5所示，假定一开始让它显示“ABCDE”这五个字母。RAM104对每一个文字存储着一个显示控制数据DCS，在让它显示出“ABCDE”的时候，显示控制数据DCS就被输出5次。取入显示控制数据DCS的计数电路401的计数值CNT就为5。结果是，输出电路402将第一时间定为系统时钟的10个周期(5×2)那么长；将第二时间定为系统时钟的2个周期那么长。
其次，假定在屏幕上显示“O”这一个字母。在让它显示出“O”的时候，显示控制数据DCS就被输出1次。取入显示控制数据DCS的计数电路401的计数值CNT为1。结果是，输出电路402将第一时间定为系统时钟的2个周期(1×2)那么长；将第二时间定为系统时钟的2个周期那么长。
与显示“O”这一个字母的时候相比，显示“ABCDE”这五个字母时显示数据量就多。但是，与显示“O”这一个字母的时候相比，显示“ABCDE”这五个字母时，等待信号WS的第一时间的长度就较长，可利用这一段长出来的时间来将显示数据取到OSD电路102中。
—效果—如上所述，根据第1个实施例，通过改变等待信号WS成为高电平的第一时间的长度，就能改变CPU101与OSD电路102访问ROM的时间比。这样以来，就可根据所计数的显示文字数加长第一时间，让CPU101停止访问ROM105，而增大OSD电路102访问ROM105的访问密度。以解决以下问题，即由于应该在屏幕上显示出来的文字数的增加而使应该读到OSD电路102中的显示数据的量增加而不能很好地去访问ROM。结果是，OSD电路102能够根据显示数据量而高效地去访问ROM。
需提一下，这里设基准单位T为系统时钟的2个周期那么长，但基准单元T的长度并不限于此。例如还可将基准单位T设定为系统时钟的1个周期那么长。再就是，虽然将第二时间设定为系统时钟的2个周期那么长，但第二时间的长度并不限于此。还可将第二时间设定为系统时钟的1个周期那么长。
(第2个实施例)第2个实施例所涉及的微电脑包括图6所示的等待信号产生电路600以代替图4所示的等待信号产生电路400，其它结构皆与第1个实施例相同。
—等待信号产生电路600的内部结构—如图6所示，等待信号产生电路600包括寄存器601及输出电路602。寄存器601中设定了应该在屏幕上显示出来的文字的色数(显示文字的色数)。这里所说的显示文字的色数指可选择的文字的颜色的数量。输出电路602根据设定在寄存器601中的显示文字的色数的值NB来产生等待信号WS。
—等待信号产生电路600的工作情况—下面，说明按上述构成的等待信号产生电路600的工作情况。
首先，显示文字的色数被设定在寄存器601中。
其次，输出电路602根据设定在寄存器601中的显示文字的色数NB决定等待信号WS成为高电平的第一时间的长度。显示文字的色数NB越多，输出电路602就将第一时间的长度决定得越长。这里，基准单位T被设为系统时钟的2个周期那么长，第一时间被定为(NB×T)。另一方面，第二时间被定为系统时钟的2个周期那么长，第二时间的长度与色数NB无关是一定的。输出电路602将第一时间的高电平和第二时间的低电平交替着重复出现的等待信号WS输出到CPU101及总线切换电路103中。
图7示出了产生等待信号的时序的一个例子。如图7所示，假设一开始，显示有两种色数的文字“A”。这时的显示数据量就是一种色数时的2倍。设定在寄存器601中的色数值NB就为2。因此，输出电路602将第一时间定为系统时钟的4个周期(2×2)那么长；将第二时间定为系统时钟的2个周期那么长。
其次，假设是显示有4种色数的文字“O”。
这时的显示数据量又是一种色数时的4倍。设定在寄存器601中的色数值NB就为4。结果是，输出电路602将第一时间定为系统时钟的8个周期(4×2)那么长；将第二时间定为系统时钟的2个周期那么长。
与显示有两种色数的字母“A”的时候相比，显示有四种色数的字母“O”的时候，显示数据量增多。但是，与显示有两种色数的字母“A”的时候相比，显示有四种色数的字母“O”的时候，等待信号WS的第一时间就较长，就可利用加长的这一段时间将显示数据取到OSD电路102中。
—效果—如上所述，根据第2个实施例，可根据显示文字色数的增加来加长第一时间，让CPU101停止访问ROM105，而增大OSD电路102访问ROM105的访问密度，以解决以下问题，即应该读到OSD电路102中的显示数据的量由于显示文字的色数的增加而增加，而不能很好地去访问ROM。结果是，OSD电路102能够根据显示数据量而高效地访问ROM。
需提一下，这里设基准单位T为系统时钟的2个周期那么长，但基准单元T的长度并不限于此。例如还可设基准单位T为系统时钟的1个周期那么长。再就是，虽然设第二时间为系统时钟的2个周期那么长，但第二时间的长度并不限于此。例如还可设第二时间为系统时钟的1个周期那么长。
而且，还可将第2个实施例所涉及的等待信号产生电路600和第1个实施例所涉及的等待信号产生电路400组合在一起，产生考虑了显示文字数及显示文字的色数这两面问题的等待信号WS。
权利要求
1.一种微电脑，它为CPU及OSD电路共同拥有同一个ROM的情况下的微电脑，其中包括CPU；存储着所述CPU应该执行的程序及应该显示在显示装置上的显示数据的ROM；将存储在所述ROM中的显示数据读出来并将它输出到所述显示装置中的屏幕显示(OSD)电路中；产生第一时间的第一电平与第二时间的第二电平交替着重复出现的等待信号的等待信号产生电路；及当所述等待信号为第一电平的时候，在所述OSD电路与所述ROM之间形成总线；而当所述等待信号为第二电平的时候，在所述CPU与所述ROM之间形成总线的总线切换电路，所述等待信号产生电路，根据从所述ROM读到所述OSD电路中的显示数据的量决定所述第一时间的长度。
2.根据权利要求1所述的微电脑，其中进一步包括被设在所述ROM与所述总线切换电路之间的第一总线；被设在所述CPU与所述总线切换电路之间的第二总线；及被设在所述OSD电路与所述总线切换电路之间的第三总线，当所述等待信号为第一电平的时候，由所述总线切换电路将所述第一总线和所述第三总线连接起来；当所述等待信号为第二电平的时候，由所述总线切换电路将所述第一总线和所述第二总线连接起来。
3.根据权利要求1所述的微电脑，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字数决定所述第一时间的长度。
4.根据权利要求1所述的微电脑，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字的色数决定所述第一时间的长度。
5.一种总线控制装置，为CPU及屏幕显示(OSD)电路共同拥有同一个ROM的情况下的总线的控制装置，其中所述ROM存储所述CPU应该执行的程序及应该屏幕显示在显示装置上的显示数据；所述OSD电路将存储在所述ROM中的显示数据读出来并将它输出到所述显示装置中；所述总线控制装置，包括产生第一时间的第一电平与第二时间的第二电平交替着重复出现的等待信号的等待信号产生电路；及当所述等待信号为第一电平的时候，在所述OSD电路和所述ROM之间形成总线；当所述等待信号为第二电平的时候，在所述CPU和所述ROM之间形成总线的总线切换电路；所述等待信号产生电路，根据从所述ROM读到所述OSD电路中的显示数据的量决定所述第一时间的长度。
6.根据权利要求5所述的总线控制装置，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字数决定所述第一时间的长度。
7.根据权利要求5所述的总线控制装置，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字的色数决定所述第一时间的长度。
8.一种总线控制方法，为CPU及屏幕显示(OSD)电路共同拥有同一个ROM的情况下的总线的控制方法，其中所述ROM存储所述CPU应该执行的程序及应该显示在显示装置上的显示数据；所述OSD电路将存储在所述ROM中的显示数据读出来并将它输出到所述显示装置中；在所述总线的控制方法下，交替着进行第一处理和第二处理，在所述第一处理下，在第一时间，在所述OSD电路与所述ROM之间形成总线；在所述第二处理下，在第二时间，在所述CPU与所述ROM之间形成总线；根据从所述ROM读到所述OSD电路中的显示数据的量来决定所述第一时间的长度。
9.根据权利要求8所述的总线控制方法，其中根据应该显示在所述显示装置上的文字数决定上述第一时间的长度。
10.根据权利要求8所述的总线控制方法，其中根据应该显示在所述显示装置上的文字的色数决定上述第一时间的长度。
全文摘要
本发明公开了一种微电脑、总线控制装置及总线控制方法。让OSD电路根据显示数据量高效地去访问ROM。等待信号产生电路400，根据来自RAM104的显示控制数据DCS产生第一时间的高电平和第二时间的低电平交替着重复出现的等待信号WS。显示数据量越多，等待信号产生电路400就使等待信号WS的第一时间越长。当等待信号WS为高电平时，总线切换电路103将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB3/数据总线DB3/控制总线CB3连接起来；当等待信号WS为低电平时，总线切换电路103则将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB2/数据总线DB2/控制总线CB2连接起来。
文档编号G09G1/16GK1441360SQ03106438
公开日2003年9月10日 申请日期2003年2月25日 优先权日2002年2月28日
发明者东利彦, 松村俊浩 申请人:松下电器产业株式会社
技术领域：
本发明涉及微电脑、总线控制装置及总线控制方法。具体而言，涉及包括OSD(On Screen Display)电路的微电脑及在CPU与OSD电路共同拥有同一个ROM的情况下，总线的控制装置及控制方法。
在内装了OSD电路的微电脑中，有CPU和OSD电路共同拥有同一个ROM这样的微电脑。例如在特开平11-102352号公报及特开平11-134291号公报等中公开过这样的微电脑。在这样的微电脑中，通过总线控制而让CPU和OSD电路以1对1的比率交替着访问ROM。时分地由CPU读出指令数据、由OSD电路读出显示数据。
专利文献1特开平11-102352号公报专利文献2特开平11-134291号公报在上述微电脑中，当OSD电路有必要访问ROM的时候，CPU和OSD电路就必须以1对1的比率交替着访问ROM。这样以来，当应该显示的文字数、文字的色数有了增加，从ROM中读到OSD电路中的显示数据量增多的时候，有时OSD电路就不能很好地访问ROM。
在上述微电脑中，交替着重复出现在OSD电路和ROM之间形成总线的第一时间和在CPU和ROM之间形成总线的第二时间。这样以来，就可时分地由OSD电路从ROM中读出显示数据、由CPU从ROM中读出指令数据。根据从ROM读到OSD电路中的显示数据的量来决定第一时间的长度。例如，在从ROM读到OSD电路中的显示数据的量较多的时候，就根据它来使第一时间长一些。这样以来，即使应该从ROM读到OSD电路中的显示数据的量较多，OSD电路也能很好地去访问ROM。
最好是，在上述微电脑中，进一步包括第一总线、第二总线及第三总线。第一总线被设在ROM与总线切换电路之间；第二总线被设在OSD电路与总线切换电路之间；第三总线被设在OSD电路与总线切换电路之间。当等待信号为第一电平的时候，由所述总线切换电路将第一总线和第三总线连接起来，由此而在OSD电路与ROM之间形成总线。另一方面，当等待信号为第二电平的时候，则由所述总线切换电路将第一总线和第二总线连接起来，由此而在CPU与ROM之间形成总线。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字数决定第一时间的长度。
随着应该显示在显示装置上的文字数的增多，应从ROM读到OSD电路中的显示数据的量就增多。在上述微电脑中，根据应该显示在显示装置上的文字数决定第一时间的长度。例如，当应该显示在显示装置上的文字数较多的时候，就根据它来将第一时间加长。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字的色数决定第一时间的长度。
随着应该显示在显示装置上的文字的色数的增多，应该从ROM读到OSD电路中的显示数据的量就增多。这里所说的文字的色数是指能够选择的文字的颜色的数量。在上述微电脑中，根据应该显示在显示装置上的文字的色数决定第一时间的长度。例如，当应该显示在显示装置上的文字的色数较多的时候，就根据它来将第一时间加长。
根据本发明的另一技术方案所述，总线控制装置为CPU及OSD电路共同拥有同一个ROM的情况下的总线的控制装置，它包括等待信号产生电路和总线切换电路。ROM存储CPU应该执行的程序及应该显示在显示装置上的显示数据。OSD电路将存储在ROM中的显示数据读出来并将它输出到显示装置中。等待信号产生电路产生第一时间的第一电平与第二时间的第二电平交替着重复出现的等待信号。等待信号产生电路根据从ROM读到OSD电路中的显示数据的量来决定第一时间的长度。当等待信号为第一电平的时候，就通过总线切换电路在OSD电路和ROM之间形成总线；当等待信号为第二电平的时候，就通过总线切换电路在CPU和ROM之间形成总线。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字数决定第一时间的长度。
最好是，所述等待信号产生电路根据应该显示在显示装置上的文字的色数决定第一时间的长度。
根据本发明的又一技术方案所述，总线控制方法为CPU及OSD电路共同拥有同一个ROM的情况下的总线的控制方法。ROM存储CPU应该执行的程序及应该显示在显示装置上的显示数据。OSD电路将存储在ROM中的显示数据读出来并将它输出到显示装置中。在上述总线的控制方法下，交替着进行第一处理和第二处理。在第一处理下，在第一时间，在OSD电路与ROM之间形成总线；在第二处理下，在第二时间，在CPU与ROM之间形成总线。根据从ROM读到OSD电路中的显示数据的量来决定第一时间的长度。
最好是，根据应显示在显示装置上的文字数决定上述第一时间的长度。
最好是，根据应该显示在显示装置上的文字的色数决定上述第一时间的长度。
图1为表示本发明的第1个实施例所涉及的微电脑的结构的方框图。
图2为用以说明图1所示的微电脑中的总线控制的流程图。
图3为用以说明图1所示的微电脑中的总线控制的时序图。
图4为表示图1所示的等待信号产生电路的内部结构的方框图。
图5示出了一个产生等待信号的时序的例子。
图6为表示本发明的第2个实施例所涉及的等待信号产生电路的内部结构的方框图。
图7示出了一个产生等待信号的时序的例子。
(第1个实施例)—微电脑的结构—第1个实施例中微电脑的结构示于图1中。该微电脑包括CPU101、OSD电路102、总线切换电路103、RAM104、ROM105、地址总线AB1～AB3、数据总线DB1～DB3及控制总线CB1～CB3。图1所示的微电脑内装着OSD电路102，该微电脑被装在电视、录像机等AV机中。还有，该微电脑中CPU101和OSD电路102共同拥有同一个ROM105。
ROM105中存储着CPU101应该执行的程序(指令数据)及应该显示在显示装置(未示)上的显示数据(例如文字的字体数据)。
RAM104中存储着显示控制数据。这里所说的显示控制数据为应该在屏幕上显示出来的文字的种类(例如文字符号)、文字色、背景色及是否忽亮忽灭等附加信息。
地址总线AB1/数据总线DB1/控制总线CB1被设置在ROM105和总线切换电路103之间。地址从总线切换电路103经由地址总线AB1施加给ROM105；数据经由数据总线DB1在ROM105和总线切换电路103之间进行传输；控制信号从总线切换电路103经由控制总线CB1施加给ROM105。
地址总线AB2/数据总线DB2/控制总线CB2被设置在总线切换电路103和CPU101之间。地址从CPU101经由地址总线AB2施加给总线切换电路103；数据经由数据总线DB2在CPU101和总线切换电路103之间进行传输；控制信号从CPU101经由控制总线CB2施加给总线切换电路103。
地址总线AB3/数据总线DB3/控制总线CB3被设置在总线切换电路103和OSD电路102之间。地址从OSD电路102经由地址总线AB3施加给总线切换电路103；数据经由数据总线DB3在OSD电路102和总线切换电路103之间进行传输；控制信号从OSD电路102经由控制总线CB3施加给总线切换电路103。
OSD电路102根据来自RAM104的显示控制数据DCS从ROM105中读出显示数据。OSD电路102根据从ROM105读出的显示数据与来自RAM104的显示控制数据DCS产生OSD显示信号，并将它输出到显示装置(未示)中。这样以来，就在电子束管、液晶显示装置等显示画面(显示装置)上显示出节目、音量等各种信息。
OSD电路102中包括等待信号产生电路400。等待信号产生电路400，根据来自RAM104的显示控制数据DCS产生第一时间的高电平(逻辑高电平)和第二时间的低电平(逻辑低电平)交替着重复出现的等待信号WS。
当等待信号WS为高电平的时候，总线切换电路103就将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB3/数据总线DB3/控制总线CB3连接起来，而在OSD电路102与ROM105之间形成总线。另一方面，当等待信号WS为低电平的时候，总线切换电路103就将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB2/数据总线DB2/控制总线CB2连接起来，而在CPU101与ROM105之间形成总线。
—总线的控制—下面，参考图2，说明按上述构成的微电脑中的总线的控制。
首先，在OSD电路102访问ROM105之前，从RAM104中读入显示控制数据DCS(ST201)。
OSD电路102内的等待信号产生电路400根据显示控制数据DCS产生等待信号WS(ST202)，并将它输出到CPU101及总线切换电路103中。
当等待信号WS为高电平的时候，CPU101就使允许读信号(控制信号)为高电平(非激活)，而使从ROM105中读出数据无效。这样让CPU101停止访问ROM105而使CPU101处于访问等待状态。总线切换电路103将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB3/数据总线DB3/控制总线CB3连接起来。这样以来，地址及允许读信号(控制信号)就被从OSD电路102施加给ROM105(ST203，ST204，ST205)。存储在已给出的地址下的显示数据被从ROM105读到数据总线DB1中。已读出的数据经由总线切换电路103及数据总线DB3被输出到OSD电路102中(ST206)。
另一方面，在等待信号WS为低电平的时候，OSD电路102就使允许读信号(控制信号)为高电平(非激活)，而使从ROM105中读出数据无效。这样让OSD电路102停止访问ROM105而使OSD电路102处于访问等待状态。总线切换电路103将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB2/数据总线DB2/控制总线CB2连接起来。这样以来，地址及允许读信号(控制信号)就被从CPU101施加给ROM105(ST203，ST207，ST208)。存储在已给出的地址下的命令数据被从ROM105读到数据总线DB1中。已读出的数据经由总线切换电路103及数据总线DB2被输出到CPU101中(ST209)。
上述总线控制中的时序图示于图3中。如图3所示，当等待信号WS为高电平的时候，让CPU101停止访问ROM105而使CPU101处于访问等待状态，将来自OSD电路102的地址作为选择地址施加给ROM105。存储在该选择地址下的ROM数据经由数据总线DB1、DB3被输出到OSD电路102中。
另一方面，当等待信号WS为低电平的时候，就让OSD电路102停止访问ROM105而使OSD电路102处于访问等待状态。将来自CPU101的地址作为选择地址施加给ROM105。存储在该选择地址中的ROM数据经由数据总线DB1、DB2被输出到CPU101中。
—等待信号产生电路400的结构—
图4示出了等待信号产生电路400的内部结构。等待信号产生电路400包括计数电路401及输出电路402。计数电路401计数应该显示出来的文字数(显示文字数)；输出电路402根据从计数电路401中输出的计数值CNT产生等待信号WS。
—等待信号产生电路400的工作情况—下面，对按上述构成的等待信号产生电路400的工作情况进行说明。
首先，将存储在RAM104中的显示控制数据取到计数电路401中。RAM104对每一个应该显示出来的文字存储着一个显示控制数据DCS。
其次，计数电路401在规定时间(例如一条线)计数显示控制数据DCS的取入次数，并将那一计数值CNT作为显示文字数输向输出电路402。
其次，输出电路402根据计数值CNT决定等待信号WS成为高电平的那第一时间的长度。计数值CNT越大，输出电路402就将第一时间决定得越长。这里，基准单位T被设为系统时钟的2个周期那么长，第一时间的长度被定为(CNT×T)。另一方面，第二时间的长度被定为系统时钟的2个周期那么长，第二时间的长度与计数值CNT无关是一定的。输出电路402将第一时间的的高电平和第二时间的的低电平交替着重复出现的等待信号WS输出到CPU101及总线切换电路103中。
图5示出了产生等待信号WS的时序的一个例子。如图5所示，假定一开始让它显示“ABCDE”这五个字母。RAM104对每一个文字存储着一个显示控制数据DCS，在让它显示出“ABCDE”的时候，显示控制数据DCS就被输出5次。取入显示控制数据DCS的计数电路401的计数值CNT就为5。结果是，输出电路402将第一时间定为系统时钟的10个周期(5×2)那么长；将第二时间定为系统时钟的2个周期那么长。
其次，假定在屏幕上显示“O”这一个字母。在让它显示出“O”的时候，显示控制数据DCS就被输出1次。取入显示控制数据DCS的计数电路401的计数值CNT为1。结果是，输出电路402将第一时间定为系统时钟的2个周期(1×2)那么长；将第二时间定为系统时钟的2个周期那么长。
与显示“O”这一个字母的时候相比，显示“ABCDE”这五个字母时显示数据量就多。但是，与显示“O”这一个字母的时候相比，显示“ABCDE”这五个字母时，等待信号WS的第一时间的长度就较长，可利用这一段长出来的时间来将显示数据取到OSD电路102中。
—效果—如上所述，根据第1个实施例，通过改变等待信号WS成为高电平的第一时间的长度，就能改变CPU101与OSD电路102访问ROM的时间比。这样以来，就可根据所计数的显示文字数加长第一时间，让CPU101停止访问ROM105，而增大OSD电路102访问ROM105的访问密度。以解决以下问题，即由于应该在屏幕上显示出来的文字数的增加而使应该读到OSD电路102中的显示数据的量增加而不能很好地去访问ROM。结果是，OSD电路102能够根据显示数据量而高效地去访问ROM。
需提一下，这里设基准单位T为系统时钟的2个周期那么长，但基准单元T的长度并不限于此。例如还可将基准单位T设定为系统时钟的1个周期那么长。再就是，虽然将第二时间设定为系统时钟的2个周期那么长，但第二时间的长度并不限于此。还可将第二时间设定为系统时钟的1个周期那么长。
(第2个实施例)第2个实施例所涉及的微电脑包括图6所示的等待信号产生电路600以代替图4所示的等待信号产生电路400，其它结构皆与第1个实施例相同。
—等待信号产生电路600的内部结构—如图6所示，等待信号产生电路600包括寄存器601及输出电路602。寄存器601中设定了应该在屏幕上显示出来的文字的色数(显示文字的色数)。这里所说的显示文字的色数指可选择的文字的颜色的数量。输出电路602根据设定在寄存器601中的显示文字的色数的值NB来产生等待信号WS。
—等待信号产生电路600的工作情况—下面，说明按上述构成的等待信号产生电路600的工作情况。
首先，显示文字的色数被设定在寄存器601中。
其次，输出电路602根据设定在寄存器601中的显示文字的色数NB决定等待信号WS成为高电平的第一时间的长度。显示文字的色数NB越多，输出电路602就将第一时间的长度决定得越长。这里，基准单位T被设为系统时钟的2个周期那么长，第一时间被定为(NB×T)。另一方面，第二时间被定为系统时钟的2个周期那么长，第二时间的长度与色数NB无关是一定的。输出电路602将第一时间的高电平和第二时间的低电平交替着重复出现的等待信号WS输出到CPU101及总线切换电路103中。
图7示出了产生等待信号的时序的一个例子。如图7所示，假设一开始，显示有两种色数的文字“A”。这时的显示数据量就是一种色数时的2倍。设定在寄存器601中的色数值NB就为2。因此，输出电路602将第一时间定为系统时钟的4个周期(2×2)那么长；将第二时间定为系统时钟的2个周期那么长。
其次，假设是显示有4种色数的文字“O”。
这时的显示数据量又是一种色数时的4倍。设定在寄存器601中的色数值NB就为4。结果是，输出电路602将第一时间定为系统时钟的8个周期(4×2)那么长；将第二时间定为系统时钟的2个周期那么长。
与显示有两种色数的字母“A”的时候相比，显示有四种色数的字母“O”的时候，显示数据量增多。但是，与显示有两种色数的字母“A”的时候相比，显示有四种色数的字母“O”的时候，等待信号WS的第一时间就较长，就可利用加长的这一段时间将显示数据取到OSD电路102中。
—效果—如上所述，根据第2个实施例，可根据显示文字色数的增加来加长第一时间，让CPU101停止访问ROM105，而增大OSD电路102访问ROM105的访问密度，以解决以下问题，即应该读到OSD电路102中的显示数据的量由于显示文字的色数的增加而增加，而不能很好地去访问ROM。结果是，OSD电路102能够根据显示数据量而高效地访问ROM。
需提一下，这里设基准单位T为系统时钟的2个周期那么长，但基准单元T的长度并不限于此。例如还可设基准单位T为系统时钟的1个周期那么长。再就是，虽然设第二时间为系统时钟的2个周期那么长，但第二时间的长度并不限于此。例如还可设第二时间为系统时钟的1个周期那么长。
而且，还可将第2个实施例所涉及的等待信号产生电路600和第1个实施例所涉及的等待信号产生电路400组合在一起，产生考虑了显示文字数及显示文字的色数这两面问题的等待信号WS。
权利要求
1.一种微电脑，它为CPU及OSD电路共同拥有同一个ROM的情况下的微电脑，其中包括CPU；存储着所述CPU应该执行的程序及应该显示在显示装置上的显示数据的ROM；将存储在所述ROM中的显示数据读出来并将它输出到所述显示装置中的屏幕显示(OSD)电路中；产生第一时间的第一电平与第二时间的第二电平交替着重复出现的等待信号的等待信号产生电路；及当所述等待信号为第一电平的时候，在所述OSD电路与所述ROM之间形成总线；而当所述等待信号为第二电平的时候，在所述CPU与所述ROM之间形成总线的总线切换电路，所述等待信号产生电路，根据从所述ROM读到所述OSD电路中的显示数据的量决定所述第一时间的长度。
2.根据权利要求1所述的微电脑，其中进一步包括被设在所述ROM与所述总线切换电路之间的第一总线；被设在所述CPU与所述总线切换电路之间的第二总线；及被设在所述OSD电路与所述总线切换电路之间的第三总线，当所述等待信号为第一电平的时候，由所述总线切换电路将所述第一总线和所述第三总线连接起来；当所述等待信号为第二电平的时候，由所述总线切换电路将所述第一总线和所述第二总线连接起来。
3.根据权利要求1所述的微电脑，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字数决定所述第一时间的长度。
4.根据权利要求1所述的微电脑，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字的色数决定所述第一时间的长度。
5.一种总线控制装置，为CPU及屏幕显示(OSD)电路共同拥有同一个ROM的情况下的总线的控制装置，其中所述ROM存储所述CPU应该执行的程序及应该屏幕显示在显示装置上的显示数据；所述OSD电路将存储在所述ROM中的显示数据读出来并将它输出到所述显示装置中；所述总线控制装置，包括产生第一时间的第一电平与第二时间的第二电平交替着重复出现的等待信号的等待信号产生电路；及当所述等待信号为第一电平的时候，在所述OSD电路和所述ROM之间形成总线；当所述等待信号为第二电平的时候，在所述CPU和所述ROM之间形成总线的总线切换电路；所述等待信号产生电路，根据从所述ROM读到所述OSD电路中的显示数据的量决定所述第一时间的长度。
6.根据权利要求5所述的总线控制装置，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字数决定所述第一时间的长度。
7.根据权利要求5所述的总线控制装置，其中所述等待信号产生电路，根据应该显示在所述显示装置上的文字的色数决定所述第一时间的长度。
8.一种总线控制方法，为CPU及屏幕显示(OSD)电路共同拥有同一个ROM的情况下的总线的控制方法，其中所述ROM存储所述CPU应该执行的程序及应该显示在显示装置上的显示数据；所述OSD电路将存储在所述ROM中的显示数据读出来并将它输出到所述显示装置中；在所述总线的控制方法下，交替着进行第一处理和第二处理，在所述第一处理下，在第一时间，在所述OSD电路与所述ROM之间形成总线；在所述第二处理下，在第二时间，在所述CPU与所述ROM之间形成总线；根据从所述ROM读到所述OSD电路中的显示数据的量来决定所述第一时间的长度。
9.根据权利要求8所述的总线控制方法，其中根据应该显示在所述显示装置上的文字数决定上述第一时间的长度。
10.根据权利要求8所述的总线控制方法，其中根据应该显示在所述显示装置上的文字的色数决定上述第一时间的长度。
全文摘要
本发明公开了一种微电脑、总线控制装置及总线控制方法。让OSD电路根据显示数据量高效地去访问ROM。等待信号产生电路400，根据来自RAM104的显示控制数据DCS产生第一时间的高电平和第二时间的低电平交替着重复出现的等待信号WS。显示数据量越多，等待信号产生电路400就使等待信号WS的第一时间越长。当等待信号WS为高电平时，总线切换电路103将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB3/数据总线DB3/控制总线CB3连接起来；当等待信号WS为低电平时，总线切换电路103则将地址总线AB1/数据总线DB1/控制总线CB1与地址总线AB2/数据总线DB2/控制总线CB2连接起来。
文档编号G09G1/16GK1441360SQ03106438
公开日2003年9月10日 申请日期2003年2月25日 优先权日2002年2月28日
发明者东利彦, 松村俊浩 申请人:松下电器产业株式会社
最新回复(0)