一种高效大功率输出升压电路的制作方法

xiaoxiao2020-08-01  1

专利名称:一种高效大功率输出升压电路的制作方法
技术领域
本实用新型涉及开关电源控制领域,具体涉及一种高效大功率输出升压电路。
背景技术
现有DC-DC Boost升压电路采用二极管做输出整流,图1为现有技术应用在液晶显示产品LED灯管升压驱动电路,包括控制芯片Ul,电感LI,二极管Dl,电容C2,电解电容Cl、C3,开关MOS管Q1,电阻R1,电流均流及采样反馈电路;电解电容Cl的正端、控制芯片Ul的供电接脚VCC及电感LI的一端连接直流电压的输入端Vin,电解电容Cl的负端接地,电感LI另一端与开关MOS管Ql的漏极、二极管Dl的阳极相电连接;二极管Dl的阴极与电解电容C3正端连接直流电压的输出端Vout,直流电压的输出端Vout与输出设备负载的输入端相电连接,输出设备负载的输出端与电流均流及采样反馈电路的输入端相电连接,电流均流及采样反馈电路的输出端与控制芯片Ul的反馈接脚FB相电连接,电解电容C3的负端接地,控制芯片Ul的电流侦测接脚CS与电阻Rl的一端、开关MOS管Ql的源极相电连接,电阻Rl的另一端接地,开关MOS管Ql的栅极与控制芯片Ul的NDR驱动接脚相电连接,控制芯片Ul的GND端接地,电容C2的一端与控制芯片Ul的相位补偿接脚COMP相电连接,电容C2的另一端接地。图1.1为图1控制芯片Ul内部的逻辑时序控制电路功能模块图,所述的控制芯片Ul包含有比较器0C1、时钟CLK、驱动逻辑控制电路模块和反馈逻辑控制电路模块,所述的比较器OCl —输入端与所述控制芯片Ul的电流侦测接脚CS相电连接,比较器OCl的另一输入端与反馈逻辑控制电路模块的输出端、所述控制芯片Ul的相位补偿接脚COMP相电连接,比较器OCl的输出端与驱动逻辑控制电路模块第一输入端相电连接,时钟CLK与驱动逻辑控制电路模块第二输入端相电连接,反馈逻辑控制电路模块的输入端和输出端分别与所述控制芯片Ul的反馈接脚FB、相位补偿接脚COMP相电连接,驱动逻辑控制电路模块输出端与所述控制芯片Ul的NDR驱动接脚相电连接。图1.2为图1 升压驱动电路的工作时序图,Tl期间:控制芯片Ul内部的时钟CLK送一触发高电平给Ul内部的驱动逻辑控制电路模块,使得Ul的NDR驱动接脚输出一高电平High信号给开关MOS管Ql的栅极,使得开关MOS管Ql导通,电感LI开始产生一基本呈线性增大的电流进行储能,且同时在开关MOS管Ql的漏极与源极之间产生一基本呈线性增大的电流Ids(Ql),该电流初始值为Ipldpl彡0A,当Ipl=OA时,工作模式为不连续DCM模式;当Ipl>0A时,工作模式为连续CCM模式);同时在Ul的电流侦测接脚CS采样电压Vcs=Ids (Ql) *R1;且在 Tl 期间末,该 Ids(Ql)电流达到 Ip2=Ipl+Vin*Tl/L (L——LI 的电
感量,Tl------Tl期间的时间,Vin------电容Cl正端对地的电压),此时Ul的电流侦测
接脚CS采样到电压Vcs=Ip2*Rl彡Vcomp时,Ul内部的比较器OCl输出端的电平反转,使得Ul的NDR驱动接脚的输出由高电平变为低电平信号,此时开关MOS管Ql截止。T2期间:开关MOS管Ql管截止时,电感LI开始对Tl期间所存储的能量做泄放。依据电感瞬间电流不能突变原理及楞次定律,在T2初始时刻,LI电感两端电极性反转,且产生一初始仍为Ip2值的电流从二极管Dl阳极流向阴极,最终流向电解电容C3及输出设备负载。在T2期间,电感LI做能量泄放,且流过二极管Dl的电流逐渐减少;到T2期间末,流过二极管Dl的电流减小到Ipl时,Ul内部的时钟CLK送出下一触发高电平High信号给Ul内部的驱动逻辑控制电路模块,使得Ul的NDR驱动接脚输出一由低电平Low反转为高电平High信号给开关MOS管Ql栅极,使开关MOS管Ql又开始turn on。上述升压驱动电路可较好的应用在中小功率(输出电压较低电流较小)的液晶显示产品用来驱动LED Light Bar且具有较高的电源转换效率,但无法较好的应用在输出高电压且大电流的LED驱动设备上(如:大尺寸的LED或产品)。据半导体厂家分析,采用二体管做整流,开关电源中约有20%-40%的开关损耗是由二极管引起的。当输出电流增大时,顺向压降Vf造成二极管损耗会变大。由于目前升压驱动电路工作频率较高(如一般工在频率在250KHZ-300KHZ之间),此较高的工作频率会使正向、反向恢复造成二极管损耗均会变大;当输出电压上升时,会造成反向漏电流Ir损耗增大,故在大功率的升压驱动电路中,二极管的损耗将出现快速增加。这不仅会使整个升压驱动电路转化效率变低,也会使电源板部分零件温度偏高,最终影响到产品使用寿命。实用新型的内容为了解决现有技术存在的问题中的一种或多种,本实用新型提供一种高效大功率输出升压电路,提升了电能转换效率,使其能为更大功率的电子设备输出电量。具体解决方案为:一种高效大功率输出升压电路,包括控制芯片Ul,电感LI,第一电容C2,第一电解电容Cl、第二电解电容C3,第一开关器件Q1,第一电阻R1,电流均流及采样反馈电路,第二开关器件Q2,与第二开关器件Q2的源极与漏极并联的二极管DQ2,互感器L2,准位移位电路模块,第二电阻R2、第三 电阻R3,第一电解电容Cl的正端、控制芯片Ul的供电接脚VCC及电感LI的101端连接直流电压的输入端Vin,第一电解电容Cl的负端接地,电感LI的102端与第一开关器件Ql的漏极、第二开关器件Q2的漏极相电连接;第二开关器件Q2的栅极与准位移位电路模块的第一端相电连接;第二开关器件Q2的源极与准位移位电路模块的第二端、互感器L2的第一绕组NI的非打点端相电连接;准位移位电路模块的第三端与控制芯片Ul的第一驱动接脚PDR相电连接,互感器L2的第一绕组NI的打点端与第二电解电容C3的正端连接直流电压的输出端Vout,直流电压的输出端Vout与输出设备负载的输入端相电连接,输出设备负载的输出端与电流均流及采样反馈电路的输入端相电连接,电流均流及采样反馈电路的输出端与控制芯片Ul的反馈接脚FB相电连接,第二电解电容C3的负端接地,控制芯片Ul的电流侦测接脚CS与第一电阻Rl的一端、第一开关器件Ql的源极相电连接,第一电阻Rl的另一端接地,第一开关器件Ql的栅极与控制芯片Ul的第二驱动接脚NDR相电连接,互感器L2的第二绕组N2的打点端与控制芯片Ul的接地端GND相电连接,互感器L2的第二绕组N2的非打点端与第二电阻R2 —端相电连接,第二电阻R2另一端与控制芯片Ul的零电流侦测接脚Z⑶、第三电阻R3的一端相电连接,第三电阻R3另一端接地,第一电容C2的一端与控制芯片Ul的相位补偿接脚COMP相电连接,第一电容C2的另一端接地。作为上述方案的优选,所述的准位移位电路模块包括第二电容C4、稳压管ZD1、第四电阻R4,稳压管ZDl的负端、第四电阻R4的一端与所述第二开关器件Q2的源极相电连接,稳压管ZDl的正端、第四电阻R4的另一端与所述第二开关器件Q2的栅极相电连接,第二电容C4的一端与所述稳压管ZDl的正端相电连接,第二电容C4的另一端与所述控制芯片Ul的第一驱动接脚PDR相电连接。作为上述方案的优选,所述的控制芯片Ul包含有第一比较器OCl和第二比较器0C2,第一时钟CLKl和第二时钟CLK2,驱动逻辑控制电路模块和反馈逻辑控制电路模块,所述的第二比较器0C2的一输入端与所述控制芯片Ul的零电流侦测接脚Z⑶相电连接,第二比较器0C2另一输入端与一基准电压相电连接,第二比较器0C2输出端与驱动逻辑控制电路模块的第二输入端相电连接,所述的第一比较器OCl的一输入端与所述控制芯片Ul的电流侦测接脚CS相电连接,第一比较器OCl的另一输入端与反馈逻辑控制电路模块的输出端、所述控制芯片Ul的相位补偿接脚COMP相电连接,第一比较器OCl的输出端与驱动逻辑控制电路模块第一输入端相电连接,第一时钟CLKl和第二时钟CLK2分别与驱动逻辑控制电路模块的第三输入端和第四输入端相电连接,反馈逻辑控制电路模块的输入端和输出端分别与所述控制芯片Ul的反馈接脚FB和相位补偿接脚COMP相电连接,驱动逻辑控制电路模块的第一输出端和第二输出端分别与所述控制芯片Ul的第一驱动接脚PDR和第二驱动接脚NDR相电连接。作为上述方案的优选,所述的第一开关器件Q1、第二开关器件Q2为场效应管。作为上述方案的优选,所述的第一开关器件Ql为开关N沟道场效应管(N-M0S管),第二开关器件Q2为开关P沟道场效应管(P-M0S管)。与现有 技术相比,本方案的技术效果为:1、采用P-MOS管Q2来取代二极管Dl做整流,利用MOS管超低的Rds (on)使损耗在P沟道的MOS管上功耗较二极管Dl小得多;2、通过一准位移位电路(ZD1/R4/C4)用来将控制芯片Ul的第一驱动接脚PDR输出的驱动信号转化为P-MOS管Q2的驱动信号;3、控制芯片Ul包含有第一比较器OCl和第二比较器0C2,第一时钟CLKl和第二时钟CLK2,驱动逻辑控制电路模块和反馈逻辑控制电路模块,在控制芯片Ul内部设置一延迟时间(delay time) Atl,即:当开关N-M0S管Ql关闭(turn off)后需要经过A tl时间开关P-MOS管Q2才能被导通(turn on),避免Ql与Q2出现双导通;并在控制芯片Ul内部设置一提前关闭时间(close earlier time) A t2, S卩:在每一周期第一时钟CLKl发出一触发高电平到达之前的A t2期间,另一同期的第二时钟CLK2发出一触发高电平信号使第一驱动接脚I3DR由低电平on信号跳变为高电平off信号来使开关P-MOS管Q2提前A t2时间被关闭,避免Ql与Q2出现双导通;4、在开关P-MOS管Q2的源极与第二电解电容C3正端之间接一互感器L2,在控制芯片Ul内部设置第二比较器0C2,通过互感器L2来侦测开关P-MOS管Q2turn on期间流过该Q2漏极与源极间的电流是否到达0A,若达到0A,则互感器L2的N2绕组电压Vn2=0V,此时,第二比较器0C2输出电平反转,以提前关掉开关P-MOS管Q2,以防止该升压电路在DCM不连续模式下出现第二电解电容C3的电流重新流入到电感LI使转换效率降低。

为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本实用新型的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。图1是现有技术的一种升压驱动电路图;图1.1为图1中控制芯片Ul的内部的逻辑时序控制电路功能模块图;图1.2为图1升压驱动电路的工作时序图;图2为本实用新型实施例的电路图;图2.1为图2中控制芯片Ul的内部的逻辑时序控制电路功能模块图;图3为图2升压电路在CCM连续模式状态下的工作时序图;图4为图2升压电路在DCM不连续模式状态下的工作时序图。
具体实施方式
下面将结合本实用新型的附图,对本实用新型的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。如图2所不,一种高效大功率输出升压电路,包括控制芯片Ul,电感LI,第一电容C2,第一电解电容Cl、第二电解电容C3,开关N-MOS管Q1、开关P-MOS管Q2,第一电阻R1、第二电阻R2、第三电阻R3,电流均流及采样反馈电路,与开关P-MOS管Q2的源极与漏极并联的二极管DQ2,互感器L2,由第二电容C4、稳压管ZD1、第四电阻R4组成的准位移位电路模块1,第一电解电容Cl的正端、控制芯片Ul的的供电接脚VCC及电感LI的101端连接直流电压的输入端Vin,第一·电容Cl的负端接地,电感LI的102端与开关N-MOS管Ql的漏极、开关P-MOS管Q2的漏极相电连接;开关P-MOS管Q2的栅极与稳压管ZDl的负端、第四电阻R4的一端、第二电容C4的一端相电连接;开关P-MOS管Q2的源极与稳压管ZDl的正端、第四电阻R4的另一端、互感器L2的NI绕组的非打点端相电连接;第二电容C4的另一端与控制芯片Ul的第一驱动接脚PDR相电连接,互感器L2的NI绕组的打点端与第二电解电容C3正端连接直流电压的输出端Vout,直流电压的输出端Vout与n个输出设备负载的输入端相电连接U为大于等于I的整数),n个输出设备负载的输出端与电流均流及采样反馈电路的n个输入端相电连接,电流均流及采样反馈电路的输出端与控制芯片Ul的反馈接脚FB相电连接,第二电容C3的负端接地,控制芯片Ul的电流侦测接脚CS与第一电阻Rl的一端、开关N-MOS管Ql的源极相电连接,第一电阻Rl的另一端接地,开关N-MOS管Ql的栅极与控制芯片Ul的第二驱动接脚NDR相电连接,互感器L2的N2绕组的打点端与控制芯片Ul的接地端GND相电连接,互感器L2的N2绕组的非打点端与第二电阻R2 —端相电连接,第二电阻R2另一端与控制芯片Ul的零电流侦测接脚Z⑶、第三电阻R3的一端相电连接,第三电阻R3另一端接地,第一电容C2的一端与控制芯片Ul的相位补偿接脚COMP相电连接,第一电容C2的另一端接地。所述准位移位电路的主要作用是将控制芯片Ul的第一驱动接脚PDR输出的PWM信号转化为开关P-MOS管Q2栅极的驱动信号,所述准位移位电路模块各元件的作用如下:第二电容C4的作用:第一驱动接脚PDR由高电平信号VH变为低电平信号OV时,开关P-MOS管Q2的栅极端电位被降低VH伏特电压,第一驱动接脚TOR由低电平信号OV变为高电平信号VH时,开关P-MOS管Q2的栅极端电位被抬高VH伏特电压;稳压管ZDl的作用:第一驱动接脚I3DR由低电平信号OV变为高电平信号VH时,稳压管ZDI正向导通,假设所选的稳压管ZDl正向导通电压为0.7V,开关P-MOS管Q2栅极与源极Vgs2被钳位在Vf=0.7V,第一驱动接脚PDR由高电平信号VH变为低电平信号OV时,假设所选的稳压管ZDl的稳压值为7.5V,稳压管ZDl将开关P-MOS管Q2栅极与源极Vgs2电压最低被钳位在Vf-Vz=0.7V-7.5V=_6.8V ;第四电阻R4作用:开关P-MOS管Q2turn off时,Vgs2=0.7V,通过第四电阻R4补偿一电流给第二电容C4,以防止开关P-MOS管Q2turn off期间,其栅极与源极电压下降到该开关P-MOS管Q2门槛电压以下,使之产生误导通问题。如图2.1所示,所述的控制芯片Ul包含有第一比较器OCl和第二比较器0C2,第一时钟CLKl和第二时钟CLK2,驱动逻辑控制电路模块和反馈逻辑控制电路模块,所述的第二比较器0C2的一输入端与所述控制芯片Ul的零电流侦测接脚Z⑶相电连接,第二比较器0C2另一输入端与一基准电压相电连接,第二比较器0C2输出端与驱动逻辑控制电路模块第二输入端相电连接,所述的第一比较器OCl的一输入端与所述控制芯片Ul的电流侦测接脚CS相电连接,第一比较器OCl的另一输入端与反馈逻辑控制电路模块的输出端、所述控制芯片Ul的相位补偿接脚COMP相电连接,第一比较器OCl的输出端与驱动逻辑控制电路模块第一输入端相电连接,第一时钟CLKl和第二时钟CLK2分别与驱动逻辑控制电路模块的第三输入端和第四输入端相电连接,反馈逻辑控制电路模块输入端和输出端分别与所述控制芯片Ul的反馈接脚FB和相位补偿接脚COMP相电连接,驱动逻辑控制电路模块的第一输出端和第二输出端分别与所述控制芯片Ul的第一驱动接脚PDR和第二驱动接脚NDR相电连接。n个输出设备负载的输出端的各组输出电流通过电流均流及采样反馈电路将各组输出电流进行均流及采样后反馈到控制芯片Ul的反馈接脚FB,并由控制芯片Ul内部反馈逻辑控制电路模块进行误差放大处理后再经过控制芯片Ul的相位补偿接脚COMP的第一电容C2进行电压相位补偿后提供给内部的第一比较器0C1,第一比较器OCl作用是用来控制开关N-MOS管Ql是否要做turn off动作,控制芯片Ul内部的第一时钟CLKl发出一固定的周期频率的触发高电平信号, 控制开关N-MOS管Qlturn on。零电流侦测接脚ZCD与控制芯片Ul内部第二比较器0C2的一输入端电连接,第二比较器0C2另一输入端与一基准电压(这里取如:0.1V)相电连接,第二比较器0C2输出端与驱动逻辑控制电路模块的第二输入端相电连接,互感器L2是用来侦测该升压电路工作在DCM不连续模式条件下,流过互感器L2的电流何时变为零,以通过控制芯片Ul内部的第二比较器0C2输出一控制信号给驱动逻辑控制电路模块来控制开关P-MOS管Q2turn off。下面对本实用新型提供的一种高效大功率输出升压电路的具体动作原理进行详细说明:1、当该升压电路工作处于CCM连续模式时,其工作时序如图3所示:Tl 期间:控制芯片Ul内部第一时钟CLKl送出一触发高电平信号时,驱动逻辑控制电路模块对第二驱动接脚NDR输出一高电平驱动信号让开关N-MOS管Qlturnon;此时电感LI开始储能,电感LI的101端电极性为“ + ”,电感LI的102端电极性为;并产生一初始电流为Ipl且基本呈一线性上升的电流Ids(Ql)流经开关N-MOS管Ql的漏极与源极。经第一电阻Rl进行电流采样后在控制芯片Ul的电流侦测接脚CS产生一电压为Vcs=Ids (Ql) *R1的电压,此时在控制芯片Ul的第一驱动接脚PDR也产生一高电平信号,该高电平信号经第二电容C4移位后在开关P-MOS管Q2的栅极产生一电压Vg2=Vout+Vf(Vf:ZDl正向导通电压,如:Vf=0.7V; Vout:C3电解电容正端对地电压),此时开关P-MOS管Q2的栅极与源极间产生一电压Vgs2=Vf=0.7V电压,开关P-MOS管Q2截止,同时互感器L2的NI绕组因没有电流流过使控制芯片Ul的零电流侦测接脚Z⑶产生一 OV电压;T1期间末,开关N-MOS管Ql的漏极与源极间电流Ids(Ql)电流达到Ip2,此时在控制芯片Ul的电流侦测接脚CS侦测到一电压Vcs=Ip2*Rl=Vcomp (Vcomp: COMP接脚上电压)时,控制芯片Ul的PWM第一比较器OCl输出电平反转,使驱动逻辑控制电路模块给第二驱动接脚NDR输出一由高电平on信号跳变为低电平off信号来控制开关N-MOS管Qlturn off。T2 期间:T2期间为控制芯片Ul内部设置的一延迟时间delay time,其时间大小为Atl(一般A tl时间要大于开关N-MOS管Qlturn off下降沿时间Toff如:当Toff=70nS时,A tl=150nS),即:在Qlturn off时,经过A tl延迟时间后Q2才被turn on,以防止Ql与Q2同时导通。当Qlturn off时,LI电感由储能变为泄放能量,LI电感极性翻转,即:电感LI的101端电极性为电感LI的102端电极性为“ + ”。依据电感电流瞬间不能突变原理,此时开关P-MOS管Q2漏极与源极间并联的二极管DQ2正向导通且产生一初始值为Ip2的且基本呈一线性下降的电流IDQ2,同时L2互感器的NI绕组有电流IDQ2流过而在N2绕组非打点端产生一电压Vn2=N2*Lnl*di/(dt*Nl) (Lnl:NI绕组的感量,N1、N2为绕组的圈数),该电压经第二电阻R2和第三电阻R3分压后在控制芯片Ul的的零电流侦测接脚ZCD,得到Vzcd=Vn2*R3/ (R2+R3) ; T2期间末控制芯片Ul的第一驱动接脚I3DR由高电平off信号跳变为低电平on信号,该低电平on信号经电容C4移位后在开关P-M0S管Q2的栅极产生一电压 Vg2=Vout+Vf-VH=Vout-4.3 V (Vf: ZDI 正向导通电压,如 Vf=0.7V, VH:PDR 接脚的高电平电位,如:VH=5V),此时,开关P-MOS管Q2的栅极与源极之间电压Vgs2=Vg2_Vout=-4.3V,若该开关P-MOS管Q2的开启电 压Vgs (th) =-2.5V,则此时Q2导通。T3 期间:开关N-MOS管Ql截止,开关P-MOS管Q2导通,电感LI能量继续泄放,且电流Ids (Q2)下降斜率与T2期间一致,控制芯片Ul的零电流侦测接脚Z⑶仍感应一电压Vzcd与T2期间一致的电位。T3期间末,当T-(Tl+T2+T3) = At2,S卩:在控制芯片Ul内部第一时钟CLKl的一个周期T结束前的A t2时刻时,由于电感LI在CCM连接模式状态下工作时,有一较大的电流从开关P-MOS管Q2的漏极流到源极且经过互感器L2,此时控制芯片Ul的零电流侦测接脚Z⑶仍能感应一电压Vzcd=Vn2*R3/(R2+R3)而无法关掉开关P-MOS管Q2,故此时可通过控制芯片Ul内部的第二时钟CLK2触发,即:在每一周期第一时钟CLKl发出一触发信号之前的A t2时间,另一同周期的第二时钟CLK2发出一触发信号使第二驱动接脚PDR由低电平on信号跳变为高电平off信号来使开关P-MOS管Q2提前A t2时间被关闭,避免Ql与Q2出现双导通。一般At2时间要大于开关P-MOS管Q2turn off下降沿时间Toff如:当Toff=70nS时,At2=150nS),即:在Q2turnoff时,经过A t2延迟时间后Ql才被turn on,以防止Ql与Q2同时导通,故在T3期间未,控制芯片Ul的第一驱动接脚TOR由低电平跳变为高电平,此时,Q2被turn off。[0038]T4 期间:开关P-MOS管Q2turn off,电感LI剩余的电能仍通过与Q2并联的二极管DQ2继续做续流动作,在T4期间末,电感LI流过DQ2的电流为Ipl时,控制芯片内部的第一时钟CLKl发出一触发信号使开关N-MOS管Qlturn on,开始进入下一周期的工作时序。2、当该升压电路工作处于DCM不连续模式时,其工作时序如图4所示:该升压电路工作在DCM不连续模式时,Tl、T2期间的动作原理与CCM连续模式时一样,但在T3、T4期间工作在DCM不连续模式与CCM连续模式不同。T3 期间:开关P-MOS管Q2turn on,电感LI能量做泄放,且电感LI输出一电流基本呈线性下降的电流,经过互感器L2的NI绕组有电流Ids (Q2)流过而在N2绕组非打点端产生一电压Vn2=N2*Lnl*di/ (dt*Nl) (Ln 1: NI绕组的感量),该电压经第二电阻R2和第三电阻R3分压后在控制芯片Ul的零电流侦测接脚Z⑶得到Vzcd=Vn2*R3/ (R2+R3),在T3期间末,电感LI能量全部泄放完毕,Ids (Q2)电流变为0A,互感器L2因没有电流流过而无法在N2绕组感应出一电压,即Vn2=0V,使得控制芯片Ul的零电流侦测接脚Z⑶接收到一电位为OV的低电平,使得控制芯片Ul内部的比较器0C2输出一触发电平经驱动逻辑控制电路模块处理后使第一驱动接脚I3DR由低电平on信号变为高电平off信号,使得开关P-MOS管Q2由导通状态变为截止状态。T4 期间:开关N-MOS管Ql及开关P-M0S管Q2均处理turn off截止状态,在T4期间末,控制芯片Ul内部的第一时钟CLKl又 发出一高电平触发信号使得Ql开始导通进入下一周期的工作。本实用新型提供一种高效大功率输出升压电路,采用开关P-MOS管Q2取代二极管Dl做整流,降低了元件本身的功耗;通过一准位移位电路将控制芯片Ul的第一驱动接脚PDR输出的驱动信号转化为开关P-MOS管Q2的驱动信号;控制芯片Ul内部被设置一 delaytime和close earlier time,避免Ql与Q2出现双导通;在开关P-MOS管Q2的源极与第二电解电容C3正端之间接一互感器L2,在控制芯片Ul内部设置第二比较器0C2,防止工作在DCM不连续模式时,在图4的T4期间内,第二电解电容C3的正端电能从P-MOS管Q2的源极与漏极倒流回电感LI,使该驱动电路转换效率降低;该升压电路提升了电能转换效率,使其能为更大功率的电子设备输出电量。以上所述,仅为本实用新型的具体实施方式
,但本实用新型的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本实用新型的保护范围之内。因此,本实用新型的保护范围应以所述权利要求的保护范围为准。
权利要求1.一种高效大功率输出升压电路,包括控制芯片(U1),电感(LI),第一电容(C2),第一电解电容(Cl)、第二电解电容(C3),第一开关器件(Q1),第一电阻(R1),电流均流及采样反馈电路,其特征在于,还包括第二开关器件(Q2),与第二开关器件(Q2)的源极与漏极并联的二极管(DQ2),互感器(L2),准位移位电路模块,第二电阻(R2)、第三电阻(R3),第一电解电容(Cl)的正端、控制芯片(Ul)的供电接脚(VCC)及电感(LI)的一端(101)连接直流电压的输入端(Vin),第一电解电容(Cl)的负端接地,电感(LI)的另一端(102)与第一开关器件(Ql)的漏极、第二开关器件(Q2)的漏极相电连接;第二开关器件(Q2)的栅极与准位移位电路模块的第一端相电连接;第二开关器件(Q2)的源极与准位移位电路模块的第二端、互感器(L2)的第一绕组(NI)的非打点端相电连接;准位移位电路模块的第三端与控制芯片(Ul)的第一驱动接脚(PDR)相电连接,互感器(L2)的第一绕组(NI)的打点端与第二电解电容(C3)的正端连接直流电压的输出端(Vout),直流电压的输出端(Vout)与输出设备负载的输入端相电连接,输出设备负载的输出端与电流均流及采样反馈电路的输入端相电连接,电流均流及采样反馈电路的输出端与控制芯片(Ul)的反馈接脚(FB)相电连接,第二电解电容(C3)的负端接地,控制芯片(Ul)的电流侦测接脚(CS)与第一电阻(Rl)的一端、第一开关器件(Ql)的源极相电连接,第一电阻(Rl)的另一端接地,第一开关器件(Ql)的栅极与控制芯片(Ul)的第二驱动接脚(NDR)相电连接,互感器(L2)的第二绕组(N2)的打点端与控制芯片(Ul) 的接地端(GND)相电连接,互感器(L2)的第二绕组(N2)的非打点端与第二电阻(R2)—端相电连接,第二电阻(R2)另一端与控制芯片(Ul)的零电流侦测接脚(Z⑶)、第三电阻(R3)的一端相电连接,第三电阻(R3)另一端接地,第一电容(C2)的一端与控制芯片(Ul)的相位补偿接脚(COMP)相电连接,第一电容(C2)的另一端接地。
2.根据权利要求1所述的一种高效大功率输出升压电路,其特征在于,所述的准位移位电路模块包括第二电容(C4)、稳压管(ZD1)、第四电阻(R4),稳压管(ZDl)的负端、第四电阻(R4)的一端与所述第二开关器件(Q2)的源极相电连接,稳压管(ZDl)的正端、第四电阻(R4)的另一端与所述第二开关器件(Q2)的栅极相电连接,第二电容(C4)的一端与所述稳压管(ZDl)的正端相电连接,第二电容(C4)的另一端与所述控制芯片(Ul)的第一驱动接脚(PDR)相电连接。
3.根据权利要求1所述的一种高效大功率输出升压电路,其特征在于,所述的控制芯片(Ul)包含有第一比较器(OCl)和第二比较器(0C2),第一时钟(CLKl)和第二时钟(CLK2),驱动逻辑控制电路模块和反馈逻辑控制电路模块,所述的第二比较器(0C2)的一输入端与所述控制芯片(Ul)的零电流侦测接脚(Z⑶)相电连接,第二比较器(0C2)另一输入端与一基准电压相电连接,第二比较器(0C2)输出端与驱动逻辑控制电路模块的第二输入端相电连接,所述的第一比较器(OCl)的一输入端与所述控制芯片(Ul)的电流侦测接脚(CS)相电连接,第一比较器(OCl)的另一输入端与反馈逻辑控制电路模块的输出端、所述控制芯片(Ul)的相位补偿接脚(COMP)相电连接,第一比较器(OCl)的输出端与驱动逻辑控制电路模块的第一输入端相电连接,第一时钟(CLKl)和第二时钟(CLK2)分别与驱动逻辑控制电路模块的第三和第四输入端相电连接,反馈逻辑控制电路模块的输入端和输出端分别与所述控制芯片(Ul)的反馈接脚(FB)和相位补偿接脚(COMP)相电连接,驱动逻辑控制电路模块的第一输出端和第二输出端分别与所述控制芯片(Ul)的第一驱动接脚(PDR)和第二驱动接脚(NDR)相电连接。
4.根据权利要求1所述的一种高效大功率输出升压电路,其特征在于,所述的第一开关器件(Q1)、第二开关器件(Q2)为开关场效应管。
5.根据权利要求4所述的一种高效大功率输出升压电路,其特征在于,所述的第一开关器件(Ql)为开关N沟道场效应 管(N-MOS管),所述的第二开关器件(Q2)为开关P沟道场效应管(P-MOS管)。
专利摘要本实用新型提供一种高效大功率输出升压电路,包括控制芯片(U1),电感(L1),第一电容(C2)、第二电容(C4),第一电解电容(C1)、第二电解电容(C3),第一开关器件(Q1)、第二开关器件(Q2),第一电阻(R1)、第二电阻(R2)、第三电阻(R3),电流均流及采样反馈电路,与第二开关器件(Q2)的源极与漏极并联的二极管(DQ2),互感器(L2),准位移位电路模块。该高效大功率输出升压电路,提升了电能转换效率,使其能为更大功率的电子设备输出电量。
文档编号H02M3/155GK203151374SQ20132001383
公开日2013年8月21日 申请日期2013年1月11日 优先权日2013年1月11日
发明者杨威, 严祖军, 雷建春 申请人:冠捷显示科技(武汉)有限公司

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