非易失性存储装置的制作方法

xiaoxiao2020-8-1  1

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专利名称:非易失性存储装置的制作方法
技术领域
本发明涉及非易失性存储装置。更详细而言,涉及使用电阻状态 由于电信号的施加而变化的非易失性存储元件的非易失性存储装置。
背景技术
在非专利文献1中,作为现有的非易失性存储装置,公开了电阻
变化型存储装置。在该电阻变化型存储装置中,为了使利用Ti02/TiN 作为电阻变化元件的存储器单元向低电阻状态(约200Q, "1"数据) 变化而施加负脉冲(电压一2.0V,脉冲宽度20ns),为了使其向高 电阻状态(约80kQ, "0"数据)变化而施加正脉冲(电压2.2V,脉 冲宽度30ns)。
图16表示在非专利文献1的电阻变化型存储装置中,交替地施加 正脉沖和负脉冲的情况下的电阻状态的变化。当这样交替地施加正脉 冲和负脉冲时,该电阻变化元件大致稳定地在高电阻状态HR和低电 阻状态LR之间转移。
专利文献1公开了以电阻状态因一个脉冲而变化的情况为前提, 实现RAM型的动作的现有的电阻变化型存储装置。在该电阻变化型存 储装置中,在数据写入时,实施施加高电阻化脉冲的循环和施加低电 阻化脉冲的循环这两种循环。即,对希望高电阻化的单元施加一次高 电阻化脉冲,对希望低电阻化的单元在下个期间施加一次低电阻化脉 冲,由此写入期望的数据。
图17表示在非专利文献2中公开的使用TMO (Transition Metal Oxide:过渡金属氧化物)的电阻变化型元件的电流一电压特性。如图 17的电流一电压特性所示,使用TMO的电阻变化型存储元件,不管 是使用极性不同的电压还是使用极性相同的电压,都能够交替地在高 电阻状态和低电阻状态之间转移。以下,对使用2种正电压切换电阻 变化型存储元件的电阻状态的情况进行说明。在使高电阻状态向低电阻状态变化的"Set"中,为了防止由电流增大引起的元件破坏,在以 规定的第一正电流值施加电流限制(Set Current Compliance)的同时施 加低电阻化电压,结果,元件从高电阻状态向低电阻状态转移。在使 低电阻状态向高电阻状态变化的"Reset"中,通过施加高电阻化电压, 在元件中流动比第一正电流更大的第二正电流,元件从低电阻状态向 高电阻状态转移。
专利文献2所公开的非易失性存储装置,为了解决这样的问题, 在写入数据之前使存储器单元向低电阻状态转移(删除)。在数据被删 除之后,在确认各存储器单元的电阻状态的同时施加高电阻化脉冲, 反复进行电阻状态的读出和高电阻化脉冲的施加,直到达到规定的高 电阻状态。在数据写入时,在一度消除数据之后,在确认电阻状态的 同时施加高电阻化脉冲,由此不会相对于高电阻状态的单元施加高电 阻化脉冲。结果,不会有进行更高(深)的写入的情况,从高电阻状 态向低电阻状态的写入的问题消失。
在相变化型存储装置中,如果对无定形高电阻状态施加高电阻化 脉冲,则流动微小电流。由于缓热导致结晶化,结果,电阻值减少, 数据被破坏。在专利文献3所公开的相变化型存储装置中,为了解决 这样的由于过剩的电流产生的写入动作的问题,比较向某地址写入的 数据和从该地址事先读出的数据,仅在两者不一致的情况下施加写入 脉冲。
非专利文献1: " High-Speed Resistive Switching of Ti02/TiN Nano-Crystalline Thin Film" Japanese Journal of Applied Physics Vol.45, No.ll,2006,pp, L310-312
非专利文献2: "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses" 0-7803画8684-1/04/$20,00 (c)2004 IEEE]
专利文献l:美国专利第7095644号说明书
专利文献2:日本特开2004—185756号公报
专利文献3:日本特开2005 —108395号公报

发明内容
在专利文献1的电阻变化型存储装置中,相对于已是高电阻化状 态的单元也施加高电阻化脉冲,此外,相对于已是低电阻化状态的单 元也施加低电阻化脉冲。对单元施加不需要的刺激的结果是,单元的 电阻状态可能变得非可逆。
在非专利文献2的非易失性存储装置中,当对己是低电阻状态的 元件重复施加低电阻化电压(>高电阻化电压)时,流动比第一正电 流值大的电流。例如,当电流限制的上限值存在偏差时,存在非意图 的高电流在元件中流动的情况。如果该电流超过第二正电流值,则元 件从低电阻状态向高电阻状态转移。即,可能由于过电流而发生数据 破坏。
在专利文献2的非易失性存储装置中,如闪存器那样,在一并删 除数据之后,因为在确认元件的状态的同时进行写入,所以与读出速 度相比,写入速度变慢。在需要高速写入的系统中,变得需要新的缓 冲存储器,存在电路面积增大的问题。
在专利文献3的相变化型存储装置中,因为也事先读出数据,所 以存在写入速度变慢的问题。
如上所述,在现有的结构中,存储器动作的可靠性并不很高,如 果要改善可靠性则存在写入速度变慢的问题。本发明是为了解决上述 问题而完成的,其目的是,在非易失性存储装置中,不使写入动作的 速度变慢地提高存储器动作的可靠性。
本发明者们,为了在非易失性存储装置中提高存储器动作的可靠 性,进行了锐意的研究。结果得到以下见解。
图18表示在连续施加低电阻化脉冲之后施加高电阻化脉冲的情况 下的电阻变化型存储元件的响应性。电阻变化材料是铁氧化物。为了 使电阻变化型存储元件向低电阻状态LR ("1"数据)变化而施加负脉 冲(电压一4.5V,脉冲宽度100ns),为了使其向高电阻状态HR("O" 数据)变化而施加正脉冲(电压5.0V,脉冲宽度:100ns)。此时,如 果连续施加同一极性的脉冲(在图18中是负脉冲),则电阻状态变化 更深(此处是向更低电阻变化)。结果可知,接着即使希望使得向另一 种电阻状态变化(例如从LR向HR),仅施加一个脉冲(例如一个正脉冲)也难以使电阻值向期望的值变化。可知,该现象在非易失性存
储元件中,在相变化型存储元件、电阻变化型存储元件(ReRAM)中 容易成为问题。
图19说明在使用铁氧化物作为电阻变化材料的电阻变化型存储元 件中,在数据写入时偶然发生的写入不良。在图19的例子中,为了使 存储器单元向低电阻状态变化而施加负脉冲(电压一4.5V,脉冲宽 度100ns),为了使其向高电阻状态变化而施加正脉冲(电压5.0V, 脉冲宽度100ns)。如图19所示,通常在每次施加电脉冲时电阻状态 变化。但是,在第五次的脉冲施加中,即使施加了负脉冲,电阻状态 也不变化,发生了写入不良。可知,这样的现象在非易失性存储元件 中,特别在电阻变化型存储元件中容易成为问题。
为了解决上述问题,本发明的非易失性存储装置包括包含多个
具有电阻值由于施加电脉冲而变化的特性的非易失性存储元件的多个
存储器单元阵列;和控制部,其用于在相对于上述多个存储器单元阵 列写入数据时,相对于某存储器单元阵列进行写入,与此同时,相对 于其它存储器单元阵列进行读出,上述控制部包括用于暂时保存从
外部输入的地址数据的地址锁存(address latch);用于暂时保存从与外 部输入的地址数据对应的非易失性存储元件读出的读出数据的读出数 据锁存;用于暂时保存从外部输入的写入数据的写入数据锁存;用于 比较保存在上述写入数据锁存中的写入数据和保存在上述读出数据锁 存中的读出数据的比较判定部;用于根据上述比较判定部输出的判定 结果向上述存储器单元阵列输入电脉冲的写入部;用于使上述写入部 与规定的存储器单元阵列连接的写入切换开关;用于使上述读出数据 锁存与规定的存储器单元阵列连接的读出切换开关;和用于控制上述 写入切换开关和上述读出切换开关,在规定的定时(timing)使上述读 出数据锁存和上述写入部的各个与规定的存储器单元阵列连接的交叉 (interleaving)写入控制电路。
在该结构中,因为在相对于某存储器单元阵列写入数据的同时读 出存储在其它存储器单元阵列中的数据,所以,能够削减表观上的读 出时间。从而,在非易失性存储装置中,能够不使写入动作的速度下 降地提高存储器动作的可靠性。此外,在该结构中,地址数据、写入数据、和读出数据被暂时保 存,根据被保存的数据比较事先读出的读出数据和从外部输入的写入 数据,根据比较结果进行电脉冲的施加。事先的读出能够与向其它非 易失性存储元件的写入并行地进行。能够不降低写入动作的速度地抑 制不必要的电脉冲的施加,能够提高存储器动作的可靠性。
在上述非易失性存储装置中,上述非易失性存储元件也可以是电 阻变化型存储元件。
在该结构中,能够抑制在非易失性存储元件中特别容易成为问题 的响应性的下降(在施加相同的电脉冲之后,在施加其它电脉冲时, 电阻状态不易变化的现象)、写入不良(即使施加规定的电脉冲,电阻 状态也不变化的现象)。
在上述非易失性存储装置中,上述非易失性存储元件也可以是相 变化型存储元件。
在该结构中,能够抑制在相变化型存储元件中成为问题的响应性 的下降。
在上述非易失性存储装置中,上述交叉写入控制电路也可以构成 为在向连续的地址写入数据的情况下,在向与某地址对应的非易失 性存储元件写入数据之前,将从外部输入的地址数据保存在上述地址 锁存中,将从外部输入的写入数据保存在上述写入数据锁存中,以使 得上述读出数据锁存与包括上述地址数据所对应的非易失性存储元件 的存储器单元阵列连接的方式控制上述读出切换开关,读出该非易失 性存储元件存储的数据,并将其保存在上述读出数据锁存中,之后, 按照通过上述比较判定部对存储在上述读出数据锁存中的数据和存储 在上述写入数据锁存中的数据进行比较,仅在两者不同的情况下,使 得存储在上述写入数据锁存中的数据被写入该非易失性存储元件,使 得上述写入部与该存储器单元阵列连接的方式控制上述写入切换开 关,向上述写入部输出电脉冲。
在该结构中,在写入数据之前事先读出作为写入对象的非易失性 存储元件所存储的数据,根据读出数据和写入数据的比较结果进行电 脉冲的施加。事先的读出能够与向其它非易失性存储元件的写入并行 地进行。能够不降低写入动作的速度地抑制不必要的电脉冲的施加,能够提高存储器动作的可靠性。
在上述非易失性存储装置中,上述存储器单元阵列的个数是2,以 与连续的两个地址对应的非易失性存储元件包括在相互不同的存储器 单元阵列中的方式,各地址被分配至各个存储器单元阵列,上述交叉 写入控制电路也可以构成为,在将数据写入连续的地址的情况下,当 令针对各个地址进行写入或读出的时间单位为期间时,在除最初的期 间以外的各期间,将在该期间从外部输入的地址数据保存在上述地址 锁存中,将在该期间从外部输入的写入数据保存在上述写入数据锁存 中,以使得上述读出数据锁存和包括有与在该期间从外部输入的地址 数据对应的非易失性存储元件的存储器单元阵列连接的方式控制上述 读出切换开关,读出与在该期间从外部输入的地址数据对应的非易失 性存储元件所存储的数据,并将其作为读出数据保存在上述读出数据 锁存中,以使得上述写入部和包括有与在前一期间从外部输入的地址 数据对应的非易失性存储元件的存储器单元阵列连接的方式控制上述 写入切换开关,将从与在前一期间从外部输入的地址数据对应的非易 失性存储元件读出的读出数据和在前一期间从外部输入的写入数据分 别从上述读出数据锁存和上述写入数据锁存输入上述比较判定部,根 据上述比较判定部输出的判定结果,仅在两者不同的情况下,向上述 写入部输出电脉冲,使得将在前一期间输入的写入数据写入与在前一 期间从外部输入的地址数据对应的非易失性存储元件。
在该结构中,在存储器单元阵列为2个的情况下,在同一期间对 一个进行事先的读出,对另一方根据事先的读出结果进行写入。能够 不降低写入动作的速度地抑制不必要的电脉冲的施加,能够提高存储 器动作的可靠性。
在上述非易失性存储装置中,上述存储器单元阵列的个数为4,以 与连续的4个地址对应的非易失性存储元件均包括在相互不同的存储 器单元阵列中的方式,各地址被分配至各个存储器单元阵列,上述写 入部具有第一写入电路和第二写入电路,上述交叉写入控制电路也可 以构成为,在向连续的地址写入数据的情况下,当令对各个地址进行 写入或读出的时间单位为期间时,在除最初的3个期间以外的各期间, 将在该期间从外部输入的地址数据保存在上述地址锁存中,将在该期间从外部输入的写入数据保存在上述写入数据锁存中,以使得上述读 出数据锁存和包括有与在该期间从外部输入的地址数据对应的非易失 性存储元件的存储器单元阵列连接的方式控制上述读出切换开关,读 出与在该期间从外部输入的地址数据对应的非易失性存储元件所存储 的数据,将其作为读出数据保存在上述读出数据锁存中,以使得上述 第一写入电路和包括有与在前一期间从外部输入的地址数据对应的非 易失性存储元件的存储器单元阵列连接的方式控制上述写入切换开 关,将从与在前一期间从外部输入的地址数据对应的非易失性存储元 件在前一期间读出的读出数据和在前一期间从外部输入的写入数据分 别从上述读出数据锁存和上述写入数据锁存输入上述比较判定部,根 据上述比较判定部输出的判定结果,仅在两者不同的情况下,向上述 第一写入电路输出电脉冲,使得将在前一期间输入的写入数据写入与 在前一期间从外部输入的地址数据对应的非易失性存储元件,以使得
上述读出数据锁存和包括有与在前第2期间(即前一期间的前一期间) 从外部输入的地址数据对应的非易失性存储元件的存储器单元阵列连 接的方式控制上述读出切换开关,读出与在前第2期间从外部输入的 地址数据对应的非易失性存储元件所存储的数据,并将其作为读出数 据保存在上述读出数据锁存中,以使得上述第二写入电路与包括有与 在前第3期间(即前第2期间的前一期间)从外部输入的地址数据对 应的非易失性存储元件的存储器单元阵列连接的方式控制上述写入切 换开关,将从与在前第3期间从外部输入的地址数据对应的非易失性 存储元件在前一期间读出的读出数据和在前第3期间从外部输入的写 入数据分别从上述读出数据锁存和上述写入数据锁存输入上述比较判 定部,根据上述比较判定部输出的判定结果,仅在两者不同的情况下, 向上述第二写入电路输出电脉冲,使得将在前第3期间输入的写入数 据写入与在前第3期间从外部输入的地址数据对应的非易失性存储元 件。
在该结构中,在存储器单元阵列为4个的情况下,在同一期间, 对第一个存储器单元阵列进行事先的读出,根据事先的读出结果对第 二个存储器单元阵列进行写入,对第三个存储器单元阵列进行确认用 的读出,根据确认用的读出结果对第四个存储器单元阵列进行写入。能够抑制不必要的电脉冲的施加,并且能够确认在第一次的写入后写 入对象的非易失性存储元件是否己变化为期望的电阻状态,根据确认 结果,根据需要再次进行电脉冲的施加。从而,能够不降低写入动作 的速度地提高存储器动作的可靠性。
在上述非易失性存储装置中,也可以采用下述结构,上述非易失 性存储元件的电阻值根据规定的方式的能量的累积投入量而变化,上 述写入部通过投入上述规定的方式的能量,使上述非易失性存储元件 的电阻值变化。
在该结构中,能够根据能量累积投入量控制非易失性存储元件的 电阻状态。
在上述非易失性存储装置中,上述规定的方式的能量的累积投入 量是电脉冲的累积施加量,上述写入部通过向上述非易失性存储元件 施加电脉冲,使上述非易失性存储元件的电阻值变化。
在该结构中,能够根据电脉冲的累积施加量控制非易失性存储元 件的电阻状态。
此外,本发明提供一种向非易失性存储装置的数据写入方法,该 非易失性存储装置包括包含多个具有电阻值由于施加电脉冲而变化 的特性的非易失性存储元件的多个存储器单元阵列;和用于在相对于
上述多个存储器单元阵列写入数据时,在相对于某存储器单元阵列进 行写入的同时相对于其它存储器单元阵列进行读出的控制部,上述控
制部包括用于暂时保存从外部输入的地址数据的地址锁存;用于暂
时保存从与外部输入的地址数据对应的非易失性存储元件读出的读出
数据的读出数据锁存;用于暂时保存从外部输入的写入数据的写入数 据锁存;用于比较保存在上述写入数据锁存中的写入数据和保存在上 述读出数据锁存中的读出数据的比较判定部;用于根据上述比较判定 部输出的判定结果向上述存储器单元阵列输入电脉冲的写入部;用于 使上述写入部与规定的存储器单元阵列连接的写入切换开关;用于使 上述读出数据锁存与规定的存储器单元阵列连接的读出切换开关;和 用于控制上述写入切换开关和上述读出切换开关,使上述读出数据锁 存和上述写入部的各个在规定的定时与规定的存储器单元阵列连接的 交叉写入控制电路,该向非易失性存储装置的数据写入方法的特征在于在相对于上述多个存储器单元阵列写入数据时,在相对于某存储 器单元阵列进行写入的同时相对于其它的存储器单元阵列进行读出,
上述交叉写入控制电路,在向连续的地址写入数据的情况下,在向与 某地址对应的非易失性存储元件写入数据之前,将从外部输入的地址 数据保存在上述地址锁存中,将从外部输入的写入数据保存在上述写 入锁存中,以使得上述读出数据锁存与包括有与上述地址数据对应的 非易失性存储元件的存储器单元阵列连接的方式控制上述读出切换开 关,读出该非易失性存储元件所存储的数据,并将其保存在上述读出 数据锁存中,之后,按照通过上述比较判定部对存储在上述读出数据 锁存中的数据和存储在上述写入数据锁存中的数据进行比较,仅在两 者不同的情况下,使得存储在上述写入数据锁存中的数据被写入该非 易失性存储元件,使得上述写入部与该存储器单元阵列连接的方式控 制上述写入切换开关,向上述写入部输出电脉冲。
在该结构中,因为在将数据写入某存储器单元阵列的同时读出存 储在其它存储器单元阵列中的数据,所以能够削减表观上的读出时间。 从而,在非易失性存储装置中,能够不降低写入动作的速度地提高存 储器动作的可靠性。
在向上述非易失性存储装置的数据写入方法中,也可以是在该 非易失性存储装置中,以与连续的两个地址对应的非易失性存储元件 包括在相互不同的存储器单元阵列中的方式,各地址被分配至各个存 储器单元阵列,该向非易失性存储装置的数据写入方法的特征在于
在向连续的地址写入数据的情况下,当令对各个地址进行写入或读出 的时间单位为期间时,在除最初的期间之外的各期间,保存在该期间 从外部输入的地址数据和在该期间从外部输入的写入数据,读出与在 该期间从外部输入的地址数据对应的非易失性存储元件所存储的数 据,并作为读出数据加以保存,对在前一期间从外部输入并被保存的 写入数据和在前一期间读出并被保存的读出数据进行比较,仅在两者 不同的情况下,施加电脉冲,使得将在前一期间从外部输入并被保存 的写入数据向与在前一期间从外部输入并被保存的地址数据对应的非 易失性存储元件写入。
利用该结构,在存储器单元阵列为2个的情况下,在同一期间,对一个进行事先的读出,对另一个根据事先的读出结果进行写入。能 够不降低写入动作的速度地抑制不需要的电脉冲的施加,能够提高存 储器动作的可靠性。
在向上述非易失性存储装置的数据写入方法中,可以是在该非 易失性存储装置中,上述存储器单元阵列的个数为4个以上,以与连 续的4个地址对应的非易失性存储元件包括在相互不同的存储器单元 阵列中的方式各地址被分配至各个存储器单元阵列,该向非易失性存 储装置的数据写入方法的特征在于在向连续的地址写入数据的情况 下,当令对各个地址进行写入或读出的时间单位为期间时,在除最初 的3个期间之外的各期间,保存在该期间从外部输入的地址数据和在 该期间从外部输入的写入数据,读出与在该期间从外部输入的地址数 据对应的非易失性存储元件所存储的数据,并作为读出数据加以保存, 对在前一期间从外部输入并被保存的写入数据和在前一期间被读出并 被保存的读出数据进行比较,仅在两者不同的情况下,施加电脉冲, 使得将在前一期间从外部输入并被保存的写入数据向与在前一期间从 外部输入并被保存的地址数据对应的非易失性存储元件写入,读出与 在前第2期间从外部输入的地址数据对应的非易失性存储元件所存储
的数据,并作为读出数据加以保存,对在前第3期间从外部输入并被 保存的写入数据和从与在前第3期间从外部输入的地址数据对应的非
易失性存储元件在前一期间读出并被保存的读出数据进行比较,仅在
两者不同的情况下,施加电脉冲,使得将在前第3期间从外部输入并 被保存的写入数据向与在前第3期间从外部输入并被保存的地址数据 对应的非易失性存储元件写入。
在该结构中,在存储器单元阵列为4个的情况下,在同一期间, 对第一个存储器单元阵列进行事先的读出,对第二个存储器单元阵列 根据事先的读出结果进行写入,对第三个存储器单元阵列进行确认用 的读出,对第四个存储器单元阵列根据确认用的读出结果进行写入。 能够抑制不必要的电脉冲的施加,并且,确认在第一次的写入后写入 对象的非易失性存储元件是否已变化为期望的电阻状态,根据确认结 果,根据需要再次进行电脉冲的施加。从而,能够不降低写入动作的 速度地提高存储器动作的可靠性。在向上述非易失性存储装置的数据写入方法中,也可以是如下方 式,非易失性存储装置包括包含多个具有电阻值由于施加电脉冲而 变化的特性的非易失性存储元件的多个存储器单元阵列,在相对于上 述多个存储器单元阵列写入数据时,在相对于某存储器单元阵列进行 写入的同时相对于其它存储器单元阵列进行读出,该向非易失性存储 装置的数据写入方法的特征是相对于上述各存储器单元阵列的写入 是,保存在第一期间从外部输入的地址数据和在上述第一期间从外部 输入的写入数据,读出与在上述第一期间从外部输入的地址数据对应 的非易失性存储元件所存储的数据,并将其作为读出数据进行保存, 对上述写入数据和上述读出数据进行比较,仅在两者不同的情况下, 在接着的第二期间,施加电脉冲,使得将上述写入数据向与在前一个 的第一期间从外部输入并被保存的地址数据对应的非易失性存储元件 写入,在接着的第三期间,读出被施加电脉冲的上述非易失性存储元 件的数据,作为读出数据加以保存,并将其与上述写入数据进行比较, 仅在两者不同的情况下,在接着的第四期间,施加电脉冲,使得将上 述写入数据向上述非易失性存储元件写入,以后,重复进行读出判定 动作和写入动作,直至被施加电脉冲的上述非易失性存储元件的读出 数据和上述写入数据一致。
本发明的上述目的、其它目的、特征和优点,通过参照附图,根 据以下的优选实施方式的详细的说明变得明确。
发明的效果
本发明具有上述结构,在非易失性存储装置中,达到能够不降低 写入动作的速度地提高存储器动作的可靠性的效果。


图1是表示本发明的第一实施方式的非易失性存储装置的概要结 构的一个例子的框图。
图2是表示第一实施方式中的数据比较判定电路的结构例的电路图。
图3是表示DI、 SAO、 HRE、 LRE的关系的表。
图4是表示第一实施方式中的脉冲允许(pulse enable)输出器的结构例的电路图。
图5是表示第一实施方式中的写入电路的结构例的电路图。 图6是表示第一实施方式中的存储器单元阵列的结构例的配线图。
图7是表示在非易失性存储装置100中,在存储器单元中写入数 据的动作的流程图。
图8是表示本发明的第一实施方式中的每个期间的信号等的一个 例子的表。
图9是利用本发明的第一实施方式的非易失性存储装置实施的交
叉写入的时序图的一个例子。
图IO是表示比较例的相变化型存储装置的结构的框图。 图11是表示1T1R型的相变化型存储器单元单位结构的电路图。 图12是表示比较例的相变化型存储装置中的写入动作的时序图。 图13是表示本发明的第二实施方式的非易失性存储装置的概要结
构的框图。
图14是表示本发明的第二实施方式中的每个期间的信号等的一个 例子的表。
图15是利用本发明的第一实施方式的非易失性存储装置实施的交 叉写入的时序图的一个例子。
图16是表示在非专利文献1的电阻变化型存储装置中,交替地施 加正脉冲和负脉冲的情况下的电阻状态的变化的图。
图17是表示在非专利文献2所公开的使用TMO (Transition Metal Oxide)的电阻变化型元件的电流一电压特性的图。
图18是表示在连续施加低电阻化脉冲之后施加高电阻化脉冲的情 况下的电阻变化型存储元件的响应性的图。
图19是对在使用铁氧化物作为电阻变化材料的电阻变化型存储元 件中,在数据写入时偶然发生的写入不良进行说明的图。
符号的说明
1控制电路
2数据输入输出电路
3数据比较判定电路
4写入电路5列译码器 6行译码器
7相变化型存储器单元阵列
8读出放大器
10相变化型存储装置
100非易失性存储装置
102交叉写入控制电路
104地址锁存电路
106控制电路
108写入数据锁存电路
110读出数据锁存电路
112数据输入输出电路
114数据比较判定电路
116高电阻化脉冲允许输出电路
118低电阻化脉冲允许输出电路
120脉冲允许输出器
124高电阻化驱动器 126低电阻化驱动器 128写入电路 130存储库切换开关 132行译码器 134列译码器 136存储器单元阵列 138读出放大器 140第一存储库 142行译码器 144列译码器 146存储器单元阵列 148读出放大器 150第二存储库152读出放大器切换开关
154反相器(inverter)
156反相器
158 NAND电路
160 NAND电路
162反相器
164反相器
166 NAND电路
168 NAND电路
170反相器
172反相器
174电平转移电路
176电平转移电路
178三态高电压缓冲器
180三态高电压缓冲器
200非易失性存储装置
202交叉写入控制电路
204地址锁存电路
206控制电路
208写入数据锁存电路
210读出数据锁存电路
212数据输入输出电路
214第一数据比较判定电路
215第二数据比较判定电路
216高电阻化脉冲允许输出电路
217高电阻化脉冲允许输出电路
218低电阻化脉冲允许输出电路
219低电阻化脉冲允许输出电路
220第一脉冲允许输出器
221第二脉冲允许输出器
224高电阻化驱动器225高电阻化驱动器 226低电阻化驱动器 227低电阻化驱动器 228第一写入电路 229第二写入电路 230存储库切换开关 240第一存储库 250第二存储库 252读出放大器切换开关 260第三存储库 270第四存储库
WL1、 WL2、......字线
SL1、 SL2、......源线
BU、 BL2、......位线
Rll、 R12、……非易失性存储元件 Tll、 T12、……选择晶体管 MCll、 MC12、……存储器单元
具体实施例方式
以下,参照

本发明的优选实施方式。 (第一实施方式) [装置结构]
图1是表示本发明的第一实施方式的非易失性存储装置的概要结 构的一个例子的框图。以下,参照图l,说明本实施方式的非易失性存 储装置100。
非易失性存储装置100包括具有交叉写入控制电路102和地址 锁存电路104的控制电路106;具有写入数据锁存电路108和读出数据 锁存电路110的数据输入输出电路112;数据比较判定电路114 (比较 判定部);具有高电阻化脉冲允许输出电路116和低电阻化脉冲允许输 出电路118的脉冲允许输出器120 (脉冲允许输出部);电源122;具 有高电阻化驱动器124和低电阻化驱动器126的写入电路128 (写入部);存储库切换开关130 (写入切换开关);具有行译码器132、列译 码器134、存储器单元阵列136和读出放大器138的第一存储库140(第 一存储器单元阵列);具有行译码器142、列译码器144、存储器单元 阵列146和读出放大器148的第二存储库150(第二存储器单元阵列); 和读出放大器切换开关152 (读出切换开关)。
在非易失性存储装置100的控制部中,包括控制电路106、数据输 入输出电路112、数据比较判定电路114、脉冲允许输出器120、写入 电路128、存储库切换开关130、和读出放大器切换开关152。
控制电路106从外部接收选片信号CS、控制信号CTL、地址信号 AD、允许写入信号WE。交叉写入控制电路102进行交叉写入的控制。 在后面对交叉写入进行详细说明。地址锁存电路104保存包含在地址 信号中的地址数据(暂时保存)。地址锁存电路104包括第一存储库用 的地址锁存AL1和第二存储库用的地址锁存AL2。
数据输入输出电路112通过数据输入输出端子DQ从外部接收写 入数据(以下,DI),并且向外部输出读出数据(以下,DO)。写入数 据锁存电路108保存写入数据DI (暂时保存)。读出数据锁存电路110 保存从读出放大器138、 148通过读出放大器切换开关152向数据输入 输出电路112输入的读出放大器输出信号(以下,SAO)(暂时地保存)。 数据输入输出电路112向数据比较判定电路114输出DI和SAO。写入 数据锁存电路108包括第一存储库用的写入数据锁存DL1和第二存储 库用的写入数据锁存DL2。读出数据锁存电路110包括第一存储库用 的读出数据锁存RL1和第二存储库用的读出数据锁存RL2。
数据比较判定电路114从数据输入输出电路112接收DI和SAO, 分别比较DI和SAO的值,向脉冲允许输出器120有选择地输出高电 阻化允许信号(以下,HRE)和低电阻化允许信号(以下,LRE)中 的一个。
图2是表示第一实施方式中的数据比较判定电路的结构例的电路 图。如图2所示,数据比较判定电路114包括反相器154、 156、 162、 164和NAND电路158、 160。 DI被直接输入NAND电路160,并且通 过反相器154被输入NAND电路158。 SAO被直接输入NAND电路 158,并且通过反相器156被输入NAND电路160。 NAND电路158通过反相电路162输出HRE。 NAND电路160通过反相器164输出 LRE。利用该结构,根据DI和SAO的值调整HRE和LRE的值。
图3是表示DI、 SAO、 HRE、 LRE的关系的表。如图3所示,在 DI和SAO相同的情况下,HRE和LRE均为L。在SAO为H、 DI为L 的情况下,仅HRE为H。在DI为H、 SAO为L的情况下,仅LRE为 H。
其中,H表示高电压,L表示低电压。在本实施方式中,H是电源 电压(以下,VCC), L是接地电压(以下,GND)(以下相同)。其中, H和L的电压值也可以是其它值。信号的H与数据"1"对应,L与数 据"0"对应。数据"1"与非易失性存储元件(后述)的低电阻状态 (LR)对应,数据"0"与非易失性存储元件的高电阻状态(HR)对 应。
脉冲允许输出器120从数据比较判定电路114接收HRE和LRE, 从控制电路106接收定时脉冲信号(以下,Vpulse),仅在Vpulse为H 的期间,令高电阻化脉冲允许信号(以下,HRPE)或低电阻化脉冲允 许信号(以下,LRPE)为H。
图4是表示第一实施方式中的脉冲允许输出器的结构例的电路图。 如图4所示,脉冲允许输出器120具有高电阻化脉冲允许输出电路116 和低电阻化脉冲允许输出电路118。高电阻化脉冲允许输出电路116具 有NAND电路166和反相器170。低电阻化脉冲允许输出电路118具 有NAND电路168和反相器172。 HRE被输入NAND电路166。 LRE 被输入NAND电路168。进一步向NAND电路166、 168输入来自控 制电路106的Vpulse。NAND电路166通过(经)反相器170输出HRPE。 NAND电路168通过反相器172输出LRPE。利用该结构,在HRE为 H的情况下,仅在Vpulse为H的期间,HRPE也成为H(电压为VCC)。 在LRE为H的情况下,仅在Vpulse为H的期间,LRPE也成为H (电 压为VCC)。在其它的期间,HRPE和LRPE均为L (电压为GND)。
电源122将VHR和VLR中的任一方输出至写入电路128。
写入电路128从脉冲允许输出器120接收HRPE和LRPE,利用从 电源122输入的电压,在规定的时刻输出电脉冲。
图5是表示第一实施方式中的写入电路的结构例的电路图。如图5所示,写入电路128具备高电阻化驱动器124和低电阻化驱动器126。
高电阻化驱动器124具有电平转移(level shift)电路174和三态 (tristate)高电压缓冲器178。电平转移电路174与高电阻化脉冲允许 输出电路116和电源122所具有的VHR的电压源连接。当高电阻化脉 冲允许输出电路116输出的HRPE为H (电压VCC)时,电平转移电 路174输出从电源122施加的VHR。在HRPE为L (电压为GND)时, 电平转移电路174直接输出GND。三态高电压缓冲器178与电平转移 电路174的输出连接,并且与电源122所具有VHR的电压源和GND 的电压源连接。在三态高电压缓冲器178中,也从控制电路106输入 允许信号(未图示)。三态高电压缓冲器178在允许信号为L时为高阻 抗状态,但在允许信号为H时阻抗变低(活性化),输出从电平转移电 路174输入的电压(VHR或GND),成为电流源。
低电阻化驱动器126具有电平转移电路176和三态高电压缓冲器 180。电平转移电路176与低电阻化脉冲允许输出电路118和电源122 所具有的VLR的电压源连接。在低电阻化脉冲允许输出电路118输出 的LRPE为H (电压VCC)时,电平转移电路176输出从电源122施 加的VLR。在LRPE为L (电压为GND)时,电平转移电路176直接 输出GND。三态高电压缓冲器180与电平转移电路176的输出连接, 并且与电源122所具有VLR的电压源和GND的电压源连接。也从控 制电路106向三态高电压缓冲器180输入允许信号(未图示)。三态高 电压缓冲器180在允许信号为L时为高阻抗状态,但在允许信号为H 时,阻抗变低(活性化),输出从电平转移电路176输入的电压(VLR 或GND),成为电流源。
艮P,应该输出电脉冲的一侧的三态高电压缓冲器,在从控制电路 106输入的脉冲允许信号为L的期间成为高阻抗(非活性状态),输出 GND,在脉冲允许信号为H的期间成为低阻抗状态(活性状态),输 出电压为VLR或VHR的电脉冲。不输出电脉冲的一侧的三态高电压 缓冲器中,从控制电路106输入的脉冲允许信号保存为L的状态,成 为高阻抗(非活性状态)。
存储库切换开关130根据控制电路106的控制,在规定的定时, 使写入电路128与第一存储库140和第二存储库150中的任一方连接。行译码器132、 142分别与存储器单元阵列136、 146的字线连接。 行译码器132、 142根据控制电路106的控制,以规定的定时选择字线, 并且向被选择的字线施加活性化电压。
列译码器134、 144分别与存储器单元阵列136、 146的位线和源 线连接。列译码器134、 144根据控制电路106的控制,选择位线的一 根或者源线的一根。被选择的位线或源线与存储库切换开关130连接。 未被选择的源线和位线被接地。在非易失性存储元件被高电阻化(写 入数据为"0")的情况下位线被选择,在非易失性存储元件被低电阻 化(写入数据为"1")的情况下源线被选择。在本实施方式中,控制 电路106参照写入数据锁存电路108所保存的数据,控制列译码器134、 144。由此,进行与写入数据对应的位线和源线的选择。而且,写入数 据锁存电路108所保存的数据也可以直接送至列译码器134、 144。在 此情况下,列译码器134、 144根据接收的数据选择位线和源线中的任 一方。
图6是表示第一实施方式中的存储器单元阵列的结构例的配线图。 如图6所示,存储器单元阵列136、 146,分别包括在基板(未图示) 之上,在与基板平行的第一平面内形成为相互平行的多个字线WL1、 WL2、……;在第一平面的上方,在与第一平面平行的第二平面内形 成为相互平行且与字线WL1、 WL2、……立体交叉的多个源线SL1、 SL2、……;和在第二平面的上方,在与第二平面平行的第三平面内形 成为相互平行且与源线SL1、SL2、 平行且与字线WL1、WL2、……
立体交叉的多个位线BL1、 BL2、……。其中,字线、源线、位线的上 下关系并无限定。
与多个字线WL1、 WL2、……和多个位线BL1、 BL2、 的立
体交叉点的各个相对应地,设置有包括非易失性存储元件Rll、 R12、……和选择晶体管Tll、 T12、……的存储器单元MCll、 MC12、......。
在本实施方式中,令非易失性存储元件Rll、 R12、……为电阻变 化型存储元件(ReRAM元件),但也可以令其为相变化型存储元件 (PRAM元件)。以下,将与通过行译码器132、 142被选择的字线和 通过列译码器134、 144被选择的位线(或者源线)连接的非易失性存储元件称作被选择的非易失性存储元件。电阻变化型存储元件通过被 施加具有规定的电压和脉冲宽度的电脉冲,其电阻状态发生变化。相 变化型存储元件通过被施加具有规定的电流和脉冲宽度的电脉冲,其 电阻状态发生变化。即,在电阻状态通过电脉冲的施加而变化这一点 上,两者是共通的。
非易失性存储元件优选其电阻值根据规定方式的能量的累积投入 量而变化。在该情况下,写入电路构成为,通过投入规定的方式的能 量,使非易失性存储元件的电阻值变化。规定的方式的能量的累积投 入量也可以是电脉冲的累积施加量。电阻变化型存储元件可以是双极 型,也可以是无极(单极)型。
非易失性存储元件Rll、 R12、……构成为在由Pt等电极材料构 成的上部电极和下部电极之间存在电阻变化材料。令基板侧的电极为 下部电极。在本实施方式中,上部电极与源线连接,下部电极与位线 连接。电阻变化材料优选是钽氧化物,在以TaOx表示钽氧化物的情况 下,满足(Kx《.5。钽氧化物作为电阻变化材料具有极优异的特性(动 作的稳定性、长期的数据保存特性等)。但是,作为电阻变化层的材料, 也可以利用铁氧化物、TiO/TiN等其它材料。而且,在本实施方式中, 非易失性存储元件Rll、 R12、……的具体的结构因为能够应用公知的 结构,所以省略详细的说明。
非易失性存储元件Rll、 R12、……,通过向上部电极(源线)施 加GND、向下部电极(位线)施加VHR (例如2.7V)(由此在非易失 性存储元件上施加+2.7V),成为高电阻状态(例如2kQ);通过向下部 电极(位线)施加GND、向上部电极(源线)施加VLR (例如2.1V) (由此在非易失性存储元件上施加一2.1V),成为低电阻状态(例如200 Q)。其中,将以上部电极为基准的下部电极的电压作为施加在非易失 性存储元件上的电压。脉冲宽度能够适当调整。以下,在包括在某存 储器单元中的非易失性存储元件为高电阻状态时,令该存储器单元表 现为高电阻状态;在包括在某存储器单元中的非易失性存储元件为低 电阻状态时,令该存储器单元表现为低电阻状态。通过与非易失性存 储元件(存储器单元)的电阻状态建立对应,数据被存储在非易失性 存储元件(存储器单元)中。"0"与高电阻状态对应,"1"与低电阻状态对应。此外,通过向非易失性存储元件(存储器单元)施加电脉 冲,向非易失性存储元件(存储器单元)存储数据。以下,将为了使 处于低电阻状态的非易失性存储元件向高电阻状态变化而施加在非易 失性存储元件上的电脉冲称作高电阻化脉冲,将为了使处于高电阻状 态的非易失性存储元件向低电阻状态变化而施加在非易失性存储元件
上的电脉冲称作低电阻化脉冲。在本实施方式中,电压为VHR的电脉 冲成为高电阻化脉冲,电压为一VLR的电脉冲成为低电阻化脉冲。
读出放大器138、 148将电压通过列译码器从位线经由各存储器单 元向与源线联接的路径施加。在进行读出动作时,源线接地,电流以 读出放大器一列译码器一位线一源线的路径流动。读出放大器138、 148 根据流过位线BL1、 BL2、……的电流,检测被选择的非易失性存储元 件的电阻状态(高电阻状态/低电阻状态)并输出结果。
读出放大器切换开关152根据控制电路106的控制,在规定的定 时(时刻timing),使读出放大器138、 148中的任一方与数据输入输 出电路112连接。
而且,以上,对一比特一比特地进行写入和读出的情况进行了说 明,但也可以每次多个比特地进行。在进行每次多比特的写入的情况 下,比较判定电路114、脉冲允许输出器120、写入电路128分别与比 特数对应地具有图2、图4、图5的结构。在此情况下,多个非易失性 存储元件与一个地址对应,多个比特的写入数据从外部被输入一个地 址。
在上述说明中,从写入电路的驱动器输出的电脉冲通过存储库切 换开关130和列译码器134、 144,向被选择的位线或源线输入,但并 不一定是这样的结构。例如,在VLR和VHR的极性不同的情况下, 也可以采用列译码器从位线中选择任一个,源线总接地的结构。在此 情况下,从写入电路128输出的电脉冲(具有正或负的电压的电脉冲) 通过被选择的位线向非易失性存储元件的下部电极施加。源线也可以 不与列译码器连接。
在高电阻化脉冲和低电阻化脉冲的电压极性相反且绝对值相等的 情况下,也可以共用高电阻化驱动器和低电阻化驱动器。如果驱动器 的输出电压为正(例如+ 5.0V),则将输出的电脉冲向位线输入,如果在源线上施加GND,则向被选择的非易失性存储元件施加正的电脉冲
(+ 5.0V)。如果将输出的电脉冲向源线输入,在位线上施加GND, 则向被选择的非易失性存储元件施加负的电脉冲(一5.0V)。
在高电阻化脉冲和低电阻化脉冲的电压为同极性的情况下,也可 以采用VLR和VHR同极性,列译码器选择一根位线的结构。在此情 况下,源线也可以构成为总接地。源线也可以不与列译码器连接。 [动作]
以下,说明非易失性存储装置100的动作。图7是表示在非易失 性存储装置100中向存储器单元写入数据的动作的流程图。实际上进 行交叉写入,并行地进行向多个存储器单元的写入,但在图中为了简 单,仅表示相对于单一的存储器单元的写入的动作的概要。
当写入动作开始时,首先,从作为写入对象的存储器单元读出数 据,进行与写入数据的比较(步骤SIOO)。
进行数据是否一致的判定(步骤SlOl),如果数据一致则不进行电 脉冲的施加(步骤S102),结束写入动作。将不施加电脉冲的情况在下 面称为NOP (No Operation)。
在步骤S101中判定数据不一致的情况下,进行写入数据是"l" 还是"0"的判定(步骤S103)。在写入数据为"0"的情况下进行高电 阻化脉冲的施加(步骤S104),结束写入动作。在写入数据为"1"的 情况下,进行低电阻化脉冲的施加(步骤S105),结束写入动作。
如上所述,在本实施方式中,在进行电脉冲的施加之前进行写入 数据和读出数据的比较,仅在两者不同的情况下进行电脉冲的施加。 该动作适于高速地进行写入,该写入为进行事先的读出的写入。在进 行事先的读出的写入中,通常事先的读出需要一定程度的时间,因此, 存在整体的写入速度下降的问题。
在本实施方式的交叉写入中,相对于某存储器单元阵列进行写入, 与此同时,相对于其它存储器单元阵列进行读出。即,在对某存储器 单元阵列进行事前的读出的过程中对其它存储器单元阵列进行写入。 通过该控制,能够使事先的读出所需的等待时间在表观上为零。从而, 虽然进行事先的读出,但仍能够提高整体的写入速度。
接着,对基于本实施方式的交叉控制的写入动作详细地进行说明。图8是表示本发明的第一实施方式中的每个期间的信号等的一个例子 的表。以下,期间是指与控制电路106产生的各个内部时钟(内部脉 冲)对应的期间。期间与控制电路产生的内部时钟相对应地被划分。 期间均具有相同的时间宽度,在同一期间,相对于同一存储器单元仅 进行写入或读出中的任一方。在图8中,针对各期间,表示从外部输 入的DI、 AD、 SAO的值,数据输入输出电路112的写入数据锁存电 路108 (第一存储库用的写入数据锁存DL1和第二存储库用的写入数 据锁存DL2)和读出数据锁存电路110 (第一存储库用的读出数据锁存 RL1和第二存储库用的读出数据锁存RL2)所存储的值,控制电路106 的地址锁存电路104(第一存储库用的地址锁存AL1、第二存储库用的 地址锁存AL2)所存储的值,以及进行第一存储库140的写入动作和 读出动作的地址、进行第二存储库150的写入动作和读出动作的地址。 表中,在变量名的左侧记有箭头"一"的情况下,表示在该期间,进 行在该锁存中存储该数据的动作;在变量名的右侧记有箭头"一"的 情况下,表示在该期间,从该锁存输出该数据;在没有添加箭头的情 况下,表示在该期间,该锁存仅是保存数据(第二实施方式中也是同 样)。
在本实施方式中,如果地址数据的最下位比特为"0",则各地址 被分配至第一存储库140,如果地址数据的最下位比特为"1",则各地 址被分配至第二存储库150。即,各地址被分配给各个存储器单元阵列 的非易失性存储元件,使得与连续的两个地址对应的非易失性存储元 件包括在相互不同的存储器单元阵列中。而且,与一个地址对应的非 易失性存储元件并非必须是一个。也可以相对于单一的地址分配多个 比特(例如1字节)(第二实施方式也是同样的)。以下,说明输入的 地址连续的情况。各动作根据控制电路106 (交叉写入控制电路102) 的控制进行。在数据的写入中,在选片CS为H时,允许写入(write enable) WE为H,地址数据和写入数据被输入,从而开始。
在第一期间,主要是读出与在该期间输入的地址对应的存储器单 元的数据。令在第一期间作为AD被输入的值为Al,作为DI被输入 的值为Dl。假设Al的最下位比特为"0",则与Al对应的存储库为 第一存储库140。 Al被存储在第一存储库用的地址锁存AL1中,Dl被存储在第一存储库用的写入数据锁存DL1中。读出放大器切换开关 152被切换,第一存储库140和数据输入输出电路112被连接。具体而 言,第一存储库用的读出数据锁存RL1和第一存储库140的读出放大 器138被连接。在第一存储库140中,通过行译码器132和列译码器 134,与Al对应的存储器单元(第一存储库的存储器单元)被活性化。 向该存储器单元施加读出电压,读出电阻状态。当令读出的SAO的值 (第一存储库的读出数据)为Rl时,Rl被存储在第一存储库用的读 出数据锁存RL1中。
在第二期间,主要从与在该期间输入的地址对应的存储器单元读 出数据,和向与在前一个期间(第一期间)输入的地址对应的存储器 单元写入数据。令在第二期间作为AD被输入的值为A2,作为DI被 输入的值为D2。因为输入的地址是连续的,所以与A2对应的存储库 是第二存储库150。 A2被存储在第二存储库用的地址锁存AL2中,D2 被存储在第二存储库用的写入数据锁存DL2中。读出放大器切换开关 152被切换,第二存储库150和数据输入输出电路112被连接。具体而 言,第二存储库用的读出数据锁存RL2和第二存储库150的读出放大 器148被连接。存储库切换开关130被切换,写入电路128与第一存 储库140连接。在存储库与写入电路被连接的情况下,存储库所具有 的列译码器与写入电路的输出线被连接(以下相同)。地址为A2的存 储器单元(第二存储库的存储器单元)的电阻状态被读出。当令读出 的SAO的值(第二存储库的读出数据)为R2时,R2被存储在第二存 储库用的读出数据锁存RL2中。存储在第一存储库用的写入数据锁存 DL1中的D1和存储在第一存储库用的读出数据锁存RL1中的R1被输 入数据比较判定电路114 (在图中D1和D2表示为DI, R1和R2表示 为SAO)。数据比较判定电路114根据比较Dl和Rl所得的结果,将 HRE或LRE调整为规定的值,向脉冲允许输出器120输出(参照图3)。 脉冲允许输出器120根据接收到的HRE或LRE以及从控制电路106 接收到的Vpulse,在规定的定时令HRPE或LRPE为H,向写入电路 128输出。写入电路128在HRPE为H的情况下,输出电压为VHR的 电脉冲,在LRPE为H的情况下,输出电压为VLR的电脉冲。从写入 电路128输出的电脉冲,经存储库切换开关130被输入第一存储库140。存储在第一存储库用的写入数据锁存DL1中的Dl也被送至控制电路 106,控制电路106根据接收到的Dl控制列译码器134。在第一存储 库140中,通过行译码器132和列译码器134,与存储在第一存储库用 的地址锁存AL1中的Al对应的存储器单元被活性化,电脉冲被施加 在包括在该存储器单元中的非易失性存储元件上,数据被写入。在D1 为"0"、 Rl为"1"的情况下,通过列译码器134,与该存储器单元对 应的位线被选择,高电阻化脉冲向该存储器单元被施加,在D1为"1"、 Rl为"0"的情况下,通过列译码器134,与该存储器单元对应的源线 被选择,低电阻化脉冲向该存储器单元被施加(PULSE)。在D1和R1 相同的情况下,HRPE和LRPE均为L,电脉冲不被输出(NOP)。
在第三期间中,主要从与在该期间输入的地址对应的存储器单元 读出数据,和向与在前一个期间(第二期间)输入的地址对应的存储 器单元写入数据。令在第三期间作为AD被输入的值为A3,作为DI 被输入的值为D3。因为输入的地址是连续的,所以与A3对应的存储 库为第一存储库140。 A3被存储在第一存储库用的地址锁存AL1中, D3被存储在第一存储库用的写入数据锁存DL1中。随之,存储在第一 存储库用的地址锁存AL1和第一存储库用的写入数据锁存DL1中的值 被更新。读出放大器切换开关152被切换,第一存储库140和数据输 入输出电路112被连接。具体而言,第一存储库用的读出数据锁存RL1 和第一存储库140的读出放大器138被连接。存储库切换开关130被 切换,写入电路128与第二存储库150连接。地址为A3的存储器单元 (第一存储库的存储器单元)的电阻状态被读出。当令被读出的SAO 的值(第一存储库的读出数据)为R3时,R3被存储在第一存储库用 的读出数据锁存RL1中。随之,存储在第一存储库用的读出数据锁存 RL1中的值被更新。存储在第二存储库用的写入数据锁存DL2中的D2 和存储在第二存储库用的读出数据锁存RL2中的R2被输入数据比较 判定电路114,脉冲允许输出器120和写入电路128连动,在满足规定 的条件的情况下,电脉冲向第二存储库150被输出(参照图3)。存储 在第二存储库用的写入数据锁存DL2中的D2也被送至控制电路106, 控制电路106根据接收到的D2控制列译码器144。在第二存储库150 中,通过行译码器142和列译码器144,与存储在第二存储库用的地址锁存AL2中的A2对应的存储器单元被活性化,电脉冲被施加在包括 在该存储器单元中的非易失性存储元件上,数据被写入。在D2为"0"、 R2为"l"的情况下,通过列译码器144,与该存储器单元对应的位线 被选择,高电阻化脉冲向该存储器单元被施加,在D2为"1"、 R2为 "0"的情况下,通过列译码器134,与该存储器单元对应的源线被选 择,低电阻化脉冲被向该存储器单元施加(PULSE)。在D2和R2相 同的情况下,HRPE和LRPE均为L,电脉冲不被输出(NOP)。
第四期间以后的动作与第二期间或第三期间的相同,因此省略说 明(参照图8)。
图9是利用本发明的第一实施方式的非易失性存储装置实施的交 叉写入的时序图的一个例子。图中,NOP表示在该期间不向该地址施 加电脉冲,PULSE表示在该期间向该地址施加电脉冲(第二实施方式 也相同)。
如图所示,在第一期间中作为地址AD输入A1,作为写入数据输 入Dl,并且读出在与Al对应的第一存储库的存储器单元中写入的数 据(ReadAl)。
在第二期间中,作为地址AD被输入A2,作为写入数据被输入 D2,并且在与Al对应的第一存储库的存储器单元中写入数据 (WriteAl),读出在与A2对应的第二存储库的存储器单元中写入的数 据(ReadA2)。在第二期间向与Al对应的存储器单元的写入循环(一 次Read和一次Write)完成。
在第三期间以后,与上述同样,对各存储库交替地进行写入和读 出。将以上所述的动作称作交叉写入。如图9所示,实际的写入动作 是,如果读出数据和写入数据不一致则电脉冲被施加(PULSE),如果 一致则不施加电脉冲(NOP)。
另外,关于数据的读出(向外部的数据输出)的方法,因为能够 应用公知的方法,所以省略说明。 [效果]
如上所述,在本实施方式中,在对连续的地址写入数据的情况下, 在连续的期间中,对第一存储库和第二存储库交替地并行地进行写入 和读出。S卩,在对第一存储库进行写入的期间对第二存储库进行读出,在对第一存储库进行读出的期间对第二存储库进行写入。在写入中, 将在前一期间读出的数据与写入数据进行比较,仅在两者不同的情况 下向存储器单元施加电脉冲。在两者一致的情况下,不向存储器单元 施加电脉冲。对于已经处于高电阻状态的存储器单元不会施加高电阻 化脉冲,对于已经处于低电阻状态的存储器单元不会施加低电阻化脉 冲。通过这样的控制,能够不降低数据的写入速度地进行执行事先的 读出的写入。从而,能够防止因不需要的电脉冲的施加而引起响应性
下降(参照图18),能够提高存储器动作的可靠性。
本实施方式的结构在每一个单元的写入时间较短的情况下尤其有 效。在写入时间较短的情况下,进行读出所需的时间与进行写入所需 的时间相比不能够忽略。如果在这样的结构中应用本实施方式的结构, 则能够通过进行事先的读出而提高可靠性,另一方面,能够不降低动 作速度地完成动作。S卩,本实施方式的结构在使用电阻变化型存储元 件、相变化型存储元件等写入速度很快的非易失性存储元件的情况下 特别有效。
本实施方式的非易失性存储装置并非必须是2值存储器,也可以 是多值存储器。即使是多值存储器,也能够通过进行事先的读出,使 得不进行不需要的电脉冲的施加,提高存储器动作的可靠性。
在作为非易失性存储元件使用相变化型存储元件的情况下,电脉 冲(加热用的脉冲电流)也通过写入电路被施加。在该结构中,也能 够防止不需要的加热引起响应性的下降,提高存储器动作的可靠性。 [比较例]
图10是表示比较例的相变化型存储装置的结构的框图。如图10 所示,比较例的相变化型存储装置10包括控制电路1、数据输入输出 电路2、数据比较判定电路3、写入电路4、列译码器5、行译码器6、 相变化型存储器单元阵列7、和读出放大器8。相变化型存储器单元阵 列7是, 一晶体管一电阻变化元件(1T1R)型单元配置为阵列状。
图11是表示1T1R型的相变化型存储器单元单位结构的电路图。 如图11所示,在本变形例中,存储器单元与字线WL和位线BL的交 点对应地设置,构成为包括字线WL与栅极连接、另一端与位线BL连接的选择晶体管AT;和在选择晶体管AT的另一端与接地节点之前
串联连接的加热器元件HE和硫属化物玻璃(chalcogenide glass) (GeSbTe)等相变化型存储元件PE。在该存储器单元中,与相变化型 存储元件PE的电阻值建立了对应的数据被存储,结晶化状态的低电阻 状态被分配给数据"1",无定形(amorphous)状态的高电阻状态被分 配给数据"0"。写入电路4由高电阻化电流脉冲施加电路和低电阻化 电流脉冲施加电路构在,在写入时,根据从控制电路1输出的控制信 号Sl,通过列译码器5,向规定的单元施加规定的电流脉冲(高电阻 化电流脉冲或低电阻化电流脉冲或OV)。
数据比较判定电路3,在写入时,对己经写入写入地址的通过读出 放大器8已读出的数据和希望写入规定地址的数据进行一致比较判定, 控制写入电路4,使得仅在不一致的情况下将规定的写入电流脉冲施加 至规定单元。
存储器单元的字线WL通过行译码器6被选择。控制电路1根据 输入的选片(chip select) CS、地址AD、控制信号、允许写入WE, 输出控制信号S1,对行译码器6、列译码器5、读出放大器8、写入电 路4等各电路块进行控制,进行期望的单元的读出和写入动作。
在进行数据读出时,通过列译码器5被选择的位线数据通过读出 放大器8被检测放大,通过数据输入输出电路2,在数据输入输出端子 DQ被取出。此外,在进行数据写入时,首先通过读出放大器8读出已 写入写入地址中的数据,通过数据比较判定电路3,对已读出的数据和 通过数据输入输出电路2被传送的朝向规定地址的写入数据进行一致 比较判定,控制写入电路4,使得仅在不一致的情况下将规定的写入脉 冲通过列译码器5施加在规定单元上。具体而言,从数据输入输出端 子DQ输入的数据,被数据输入输出电路2锁存,通过被数据比较判 定电路3控制的写入电路4,被传送至通过列译码器5被选择的位线 BL。
以下,对以上述方式构成的比较例的相变化型存储装置的动作进 行说明。
首先,对数据读出动作进行说明,如图10和图11所示,相对于 通过选片CS被活性化,且通过地址AD被选择的任意的存储器单元,字线WL被活性化,选择晶体管AT成为导通状态。此时,在位线上施 加箝位电压,电流在存储器单元中流动,利用通过译码器5被连接的 读出放大器8进行电流检测放大,通过数据输入输出电路2,从数据输 入输出端子DQ读出存储器单元的数据。
接着,在数据的写入动作中,首先,将已写入地址AD的数据通 过读出放大器8读出,利用数据比较判定电路3对读出的数据和通过 数据输入输出电路2被传送的向地址AD的写入数据进行一致比较判 定,以仅在不一致的情况下将规定的写入脉冲通过列译码器5施加在 规定单元上的方式控制写入电路4,从而写入数据。即,在写入数据为 "0"的情况下,如果已写入在写入地址AD中的数据为"0"则不进 行电流脉冲施加(NOP:无动作),如果读出的数据为"1"则施加高 电阻化电流脉冲。在写入数据为"1"的情况下,如果已写入在写入地 址AD中的数据为"1"则不进行电流脉冲施加(NOP:无动作),如 果读出数据为"0"则施加低电阻化电流脉冲。
具体而言,在根据选片CS、写入地址AD和从数据输入输出端子 DQ输入的数据选择的存储器单元的字线WL上,作为字线电压施加选 择电压,在非选择位线WL上施加0V。此时,在与选择单元连接的位 线BL上,根据允许写入WE和应该写入的数据,施加高电阻化电流脉 冲(0.75mA、脉冲宽度85ns),或者低电阻化电流脉冲(0.3mA、脉 冲宽度85ns),或者0V。关于被施加高电阻化电流脉冲的单元,通过 加热器元件HE,多结晶硫属化合物的相变化元件PE的加热成为一定 温度以上,之后急速冷却成为无定形状态,电阻值变高(85kQ)。关 于被施加低电阻化电流脉冲的单元,当利用加热器元件HE的加热超过 再结晶化温度且进行了一定程度的时间时,其从无定形状态向多结晶 状态变化,电阻值变低(2kQ)。被施加0V的单元无论是处于无定形 状态的情况还是处于多结晶状态的情况,状态均不变化。即,巳被写 入的数据不会被重写(overwrite),能够被保存(NOP:无动作)。
图12是表示比较例的相变化型存储装置的写入动作的时序图。如 图12所示,以各个写入周期为单位,进行允许写入WE、写入地址AD 和数据输入。在一个写入周期中,内部时钟产生两个,与第一个内部 时钟同步地读出己写入与写入地址AD对应的相变化型存储元件中的数据(ReadAX (X=0、 1、 2、……)),同时,利用数据比较判定电路 3,判定读出的数据和向规定地址AD的写入数据是否一致。与下一个 内部时钟同步,在读出数据和写入数据不一致的情况下,规定的写入 脉冲(高电阻化电流脉冲或低电阻化电流脉冲)被施加在规定单元上, 数据被写入(WriteDX (X=0、 1、 2、……))。在读出数据和写入数据 一致的情况下,不进行电流脉冲施加(NOP),不进行重写。在本比较 例中,为了解决由重写引起的写入动作的问题,在一个写入周期中, 依次进行读出动作和写入动作。如图11所示,在比较例中1个写入周 期变长。其中,本比较例以非易失性存储元件为相变化型存储元件进 行了说明,但在使用电阻变化型存储元件的情况下也是同样的。 (第二实施方式)
第一实施方式的非易失性存储元件100进行执行事先的读出的写 入,但是,第二实施方式的非易失性存储装置200除了进行执行事先 的读出的写入之外,还进行所谓的"验证(verify)写入"。验证写入 是指,在对某存储元件进行数据的写入之后,为了确认该存储元件所 保存的数据而进行读出,比较读出数据和写入数据,在两者不同的情 况下再次进行写入。
图13是表示本发明的第二实施方式的非易失性存储装置的概要结 构的框图。以下,参照图13,说明本实施方式的非易失性存储装置200。 非易失性存储装置200包括具有交叉写入控制电路202和地址锁存 电路204的控制电路206;具有写入数据锁存电路208和读出数据锁存 电路210的数据输入输出电路212;第一数据比较判定电路214;第二 数据比较判定电路215;具有高电阻化脉冲允许输出电路216和低电阻 化脉冲允许输出电路218的第一脉冲允许输出器220;具有高电阻化脉 冲允许输出电路217和低电阻化脉冲允许输出电路219的第二脉冲允 许输出器221;电源122;具有高电阻化驱动器224和低电阻化驱动器 226的第一写入电路228;具有高电阻化驱动器225和低电阻化驱动器 227的第二写入电路229;存储库切换开关230 (写入切换开关);第一 存储库240 (第一存储器单元阵列);第二存储库250 (第二存储器单 元阵列);第三存储库260(第三存储器单元阵列);第四存储库270(第 四存储器单元阵列);和读出放大器切换开关252 (读出切换开关)。在本实施方式中,比较判定部中包括第一数据比较判定电路214和第二 数据比较判定电路215,脉冲允许输出部中包括第一脉冲允许输出器220和第二脉冲允许输出器221 ,写入部中包括第一写入电路228和第 二写入电路229。在非易失性存储装置200的控制部中,包括控制电路206、数据输 入输出电路212、第一数据比较判定电路214、第二数据比较判定电路 215、第一脉冲允许输出器220、第二脉冲允许输出器221、第一写入 电路228、第二写入电路229、存储库切换开关230、和读出放大器切 换开关252。地址锁存电路204保存(暂时保存)包含在地址信号中的地址数 据。地址锁存电路204具备第一存储库用的地址锁存AL1、第二存 储库用的地址锁存AL2、第三存储库用的地址锁存AL3和第四存储库 用的地址锁存AL4。写入数据锁存电路208具备第一存储库用的写 入数据锁存DL1、第二存储库用的写入数据锁存DL2、第三存储库用 的写入数据锁存DL3和第四存储库用的写入数据锁存DL4。读出数据 锁存电路210具备第一存储库用的读出数据锁存RL1、第二存储库 用的读出数据锁存RL2、第三存储库用的读出数据锁存RL3和第四存 储库用的读出数据锁存RL4。交叉写入控制电路202、控制电路206、 数据输入输出电路212的结构,除了锁存的结构和与后述的动作相关 的部分以外,与第一实施方式相同,因此省略详细说明。因为第一数据比较判定电路214(第一次的写入用的数据比较判定 电路)和第二数据比较判定电路215 (第二次的写入用的数据比较判定 电路)的结构均与数据比较判定电路114相同,所以省略详细的说明。 因为第一脉冲允许输出器220 (第一次的写入用的脉冲允许输出电路) 和第二脉冲允许输出器221 (第二次的写入用的脉冲允许输出电路)的 结构均与脉冲允许输出器120相同,所以省略详细说明。因为第一写 入电路228 (第一次的写入用的写入电路)和第二写入电路229 (第二 次的写入用的写入电路)的结构分别与写入电路128相同,所以省略 详细说明。存储库切换开关230以能够分别独立地连接写入电路和存储库的方式 构成。例如,在第一写入电路228向第一存储库240写入,同时第二 写入电路229向第三存储库260写入的情况下,第一写入电路228与 第一存储库240连接,第二写入电路229与第三存储库260连接。读出放大器切换开关252根据控制电路206的控制,在规定的定 时,使数据输入输出电路212与各存储库连接。读出放大器切换开关 252以能够分别独立地连接存储库和包括在数据输入输出电路212的 读出数据锁存中的各个锁存的方式构成。例如,在从第二存储库250 和第四存储库270同时读出数据的情况下,第二存储库用的读出数据 锁存RL2与第二存储库250连接,第四存储库用的读出数据锁存RL4 与第四存储库270连接。第一存储库240、第二存储库250、第三存储库260、第四存储库 270的结构均与第一实施方式的第一存储库140、第二存储库150相同, 因此省略说明。 [动作]以下,说明非易失性存储装置200的动作。在本实施方式中,在 进行执行事先的读出的写入(参照图7)之后,进行执行确认用的读出 tf、J与八。在本实施方式的交叉写入中,在相对于某存储器单元阵列进行写 入的同时相对于其它存储器单元阵列进行读出,在这一点上与第一实 施方式相同,但在同时相对于两个存储器单元阵列进行写入、同时对 两个存储器单元阵列进行读出这一点上与第一实施方式不同。在进行 写入之后,确认存储在该非易失性存储元件中的数据是否按意图变化, 如果写入存在错误,则再次进行写入。相对于四个存储器单元阵列, 两次读出和两次写入各错开一个期间并行地进行。通过该控制,能够 使第一次读出(事先的读出)、第一次的写入和第二次的读出(确认用 的读出)所需要的等待时间在表观上为零。从而,虽然进行事先的读 出和确认用的读出,但仍能够提供整体的写入速度。接着,详细说明基于本实施方式的交叉控制的写入动作。图14是 表示本发明的第二实施方式中的每个期间的信号等的一个例子的表。 在图14中,针对各期间,表示了从外部输入的DI、 AD、事先读出的SAO的值(事先读出值SAOR)、确认用的读出的SAO的值(确认 用读出值SAOV)、数据输入输出电路212的写入数据锁存电路208 (第一存储库用的写入数据锁存DL1、第二存储库用的写入数据锁存 DL2、第三存储库用的写入数据锁存DL3、第四存储库用的写入数据 锁存DL4)和读出数据锁存电路210 (第一存储库用的读出数据锁存 RL1、第二存储库用的读出数据锁存RL2、第三存储库用的读出数据锁 存RL3、第四存储库用的读出数据锁存RL4)所存储的值、控制电路 206的地址锁存电路204 (第一存储库用的地址锁存AL1、第二存储库 用的地址锁存AL2、第三存储库用的地址锁存AL3、第四存储库用的 地址锁存AL4)所存储的值、进行第一存储库240的写入动作和读出 动作的地址、进行第二存储库250的写入动作和读出动作的地址、进 行第三存储库260的写入动作和读出动作的地址、进行第四存储库270 的写入动作和读出动作的地址。在本实施方式中,各地址进行如下分 配,如果地址数据的最下位的两个比特(bit:位)为"00",则被分配 至第一存储库240,如果地址数据的最下位的两个比特为"01"则被分 配至第二存储库250,如果地址数据的最下位的两个比特为"10"则被 分配至第三存储库260,如果地址数据的最下位的两个比特为"11"则 被分配至第四存储库270。即,以使得与连续的四个地址对应的非易失 性存储元件被包括在相互不同的存储器单元阵列中的方式,各地址被 分配给各个存储器单元阵列的非易失性存储元件。以下,说明输入的 地址连续的情况。各动作根据控制电路206 (交叉写入控制电路202) 的控制进行。在数据的写入中,在选片CS为H时,允许写入WE为H, 地址数据和写入数据被输入,从而开始。在第一期间,主要是读出与在该期间输入的地址对应的存储器单 元的数据。因为动作与第一实施方式相同,所以省略详细说明。在第二期间,主要从与在该期间输入的地址对应的存储器单元读 出数据,和向与在第一期间输入的地址对应的存储器单元写入数据。 写入数据和读出数据从写入数据锁存电路208和读出数据锁存电路 210向第一数据比较判定电路214输入,判定结果向第一脉冲允许输出 器220发送,第一写入电路228被驱动,进行数据的写入。因为具体 的动作与第一实施方式相同,因此省略详细的说明。在第三期间,主要从与在该期间输入的地址对应的存储器单元进 行数据的读出,向与在前一个期间(第二期间)输入的地址对应的存 储器单元进行数据的写入,和从在前一个期间的前一期间(第三期间) 输入的地址所对应的存储器单元进行数据的读出。令在第三期间作为AD被输入的值为A3,作为DI被输入的值为D3。因为输入的地址连 续,所以与A3对应的存储库是第三存储库260。 A3被存储在第三存 储库用的地址锁存AL3中,D3被存储在第三存储库用的写入数据锁存 DL3中。读出放大器切换开关252被切换,第一存储库240、第三存储 库260与数据输入输出电路212连接。具体而言,第一存储库用的读 出数据锁存RL1和第一存储库240的读出放大器被连接,第三存储库 用的读出数据锁存RL3和第三存储库260的读出放大器被连接。存储 库切换开关230被切换,第一写入电路228与第二存储库250连接。 地址为A3的存储器单元(第三存储库的存储器单元)的电阻状态被读 出。当令被读出的SAOR的值(第三存储库的读出数据)为R3时, R3被存储在第三存储库用的读出数据锁存RL3中。存储在第二存储库 用的写入数据锁存DL2中的D2和存储在第二存储库用的读出数据锁 存RL2中的R2被输入第一数据比较判定电路214,第一脉冲允许输出 器220和第一写入电路228连动,在满足规定的条件的情况下,向第 二存储库250输出电脉冲(参照图3)。存储在第二存储库用的写入数 据锁存DL2中的D2也被送至控制电路206,控制电路206根据接收到 的D2控制第二存储库的列译码器。在第二存储库250中,通过行译码 器和列译码器使与存储在第二存储库用的地址锁存AL2中的A2对应 的存储器单元活性化,电脉冲被施加在包括在该存储器单元中的非易 失性存储元件上,数据被写入。在D2为"0"、 R2为"1"的情况下, 通过列译码器,与该存储器单元对应的位线被选择,高电阻化脉冲被 向该存储器单元施加,在D2为"1"、 R2为"0"的情况下,通过列译 码器,与该存储器单元对应的源线被选择,低电阻化脉冲被向该存储 器单元施加(PULSE)。在D2和R2相同的情况下,HRPE和LRPE均 为L,电脉冲不被输出(NOP)。地址为Al的存储器单元(第一存储 库的存储器单元)的电阻状态被读出。如果令被读出的SAOV的值(第 一存储库的读出数据)为V1,则VI被存储在第一存储库用的读出数据锁存RL1中。随之,存储在第一存储库用的读出数据锁存RL1中的 值被更新。在第四期间中,主要从与在该期间输入的地址对应的存储器单元 进行数据的读出,向与在前一个期间(第三期间)输入的地址对应的 存储器单元进行数据的写入,从与在前第2期间(第二期间)输入的 地址对应的存储器单元进行数据的读出,和向与在前第3期间(第一 期间)输入的地址对应的存储器单元进行数据的写入。令在第四期间 中作为AD被输入的值为A4,作为DI被输入的值为D4。因为输入的 地址连续,所以与A4对应的存储库是第四存储库270。 A4被存储在 第四存储库用的地址锁存AL4中,D4被存储在第四存储库用的写入数 据锁存DL4中。读出放大器切换开关252被切换,第二存储库250、 第四存储库270与数据输入输出电路212连接。具体而言,第二存储 库用的读出数据锁存RL2和第二存储库250的读出放大器被连接,第 四存储库用的读出数据锁存RL4和第四存储库270的读出放大器被连 接。存储库切换开关230被切换,第一写入电路228与第三存储库260 被连接,第二写入电路229与第一存储库240被连接。地址为A4的存 储器单元(第四存储库的存储器单元)的电阻状态被读出。如果令被 读出的SAOR的值(第四存储库的读出数据)为R4,则R4被存储在 第四存储库用的读出数据锁存RL4中。存储在第三存储库用的写入数 据锁存DL3中的D3和存储在第三存储库用的读出数据锁存RL3中的 R3被输入第一数据比较判定电路214,第一脉冲允许输出器220和第 一写入电路228连动,在满足规定的条件的情况下,电脉冲被向第三 存储库260输出(参照图3)。存储在第三存储库用的写入数据锁存DL3 中的D3也被送至控制电路206,控制电路206根据接收到的D3控制 第三存储库的列译码器。在第三存储库260中,通过行译码器和列译 码器使与存储在第三存储库用的地址锁存AL3中的A3对应的存储器 单元活性化,电脉冲被施加在包括在该存储器单元中的非易失性存储 元件上,数据被写入。在D3为"0"、 R3为"1"的情况下,通过列译 码器,与该存储器单元对应的位线被选择,高电阻化脉冲被向该存储 器单元施加,在D3为"1"、 R3为"0"的情况下,通过列译码器,与 该存储器单元对应的源线被选择,低电阻化脉冲被向该存储器单元施加(PULSE)。在D3和R3相同的情况下,HRPE和LRPE均为L,电 脉冲不被输出(NOP)。地址为A2的存储器单元(第二存储库的存储 器单元)的电阻状态被读出。如果令被读出的SAOV的值(第二存储 库的读出数据)为V2,则V2被存储在第二存储库用的读出数据锁存 RL2中。随之,存储在第二存储库用的读出数据锁存RL2中的值被更 新。存储在第一存储库用的写入数据锁存DL1中的Dl和存储在第一 存储库用的读出数据锁存RL1中的VI被输入第二数据比较判定电路 215,第二脉冲允许输出器221和第二写入电路229连动,在满足规定 的条件的情况下,电脉冲被向第一存储库240输出(参照图3)。存储 在第一存储库用的写入数据锁存DL1中的D1也被送至控制电路206, 控制电路206根据接收到的Dl控制第一存储库的列译码器。在第一存 储库240中,通过行译码器和列译码器使与存储在第一存储库用的地 址锁存AL1中的Al对应的存储器单元活性化,电脉冲被施加在包括 在该存储器单元中的非易失性存储元件上,数据被写入。在D1为"0"、 Rl为"1"的情况下,通过列译码器,与该存储器单元对应的位线被 选择,高电阻化脉冲被向该存储器单元施加,在D1为"1"、 Rl为"0" 的情况下,通过列译码器,与该存储器单元对应的源线被选择,低电 阻化脉冲被向该存储器单元施加(PULSE)。在D1和VI相同的情况 下,HRPE和LRPE均为L,电脉冲不被输出(NOP)。在第五期间,主要从与在该期间输入的地址对应的存储器单元进 行数据的读出,向与在前一个期间(第四期间)输入的地址对应的存 储器单元进行数据的写入,从与在前第2期间(第三期间)输入的地 址对应的存储器单元进行数据的读出,和向与在前第3期间(第二期 间)输入的地址对应的存储器单元进行数据的写入。令在第五期间作 为AD被输入的值为A5,作为DI被输入的值为D5。因为输入的地址 连续,所以与A5对应的存储库是第一存储库240。 A5被存储在第一 存储库用的地址锁存AL1中,D5被存储在第一存储库用的写入数据锁 存DL1中。随之,存储在第一存储库用的地址锁存AL1和第一存储库 用的写入数据锁存DL1中的值被更新。读出放大器切换开关252被切 换,第一存储库240、第三存储库260与数据输入输出电路212被连接。 具体而言,第一存储库用的读出数据锁存出放大器被连接,第三存储库用的读出数据锁存RL3和第三存储库260 的读出放大器被连接。存储库切换开关230被切换,第一写入电路228 与第四存储库270被连接,第二写入电路229与第二存储库250被连 接。地址为A5的存储器单元(第一存储库的存储器单元)的电阻状态 被读出。当令被读出的SAOR的值(第一存储库的读出数据)为R5 时,R5被存储在第一存储库用的读出数据锁存RL1中。随之,存储在 第一存储库用的读出数据锁存RL1中的值被更新。存储在第四存储库 用的写入数据锁存DL4中的D4和存储在第四存储库用的读出数据锁 存RL4中的R4被输入第一数据比较判定电路214,第一脉冲允许输出 器220和第一写入电路228连动,在满足规定的条件的情况下,电脉 冲被向第四存储库270输出(参照图3)。存储在第四存储库用的写入 数据锁存DL4中的D4也被送至控制电路206,控制电路206根据接收 到的D4控制第四存储库的列译码器。在第四存储库270中,通过行译 码器和列译码器使与存储在第四存储库用的地址锁存AL4中的A4对 应的存储器单元活性化,电脉冲被施加在包括在该存储器单元中的非 易失性存储元件上,数据被写入。在D4为"0"、 R4为"1"的情况下, 通过列译码器,与该存储器单元对应的位线被选择,高电阻化脉冲向 该存储器单元被施加,在D4为"1"、 R4为"0"的情况下,通过列译 码器,与该存储器单元对应的源线被选择,低电阻化脉冲向该存储器 单元被施加(PULSE )。在D4和R4相同的情况下,HRPE和LRPE均 为L,电脉冲不被输出(NOP)。地址为A3的存储器单元(第三存储 库的存储器单元)的电阻状态被读出。如果令被读出的SAOV的值(第 三存储库的读出数据)为V3,则V3被存储在第三存储库用的读出数 据锁存RL3中。随之,存储在第三存储库用的读出数据锁存RL3中的 值被更新。存储在第二存储库用的写入数据锁存DL2中的D2和存储 在第二存储库用的读出数据锁存RL2中的V2被输入第二数据比较判 定电路215,第二脉冲允许输出器221和第二写入电路229连动,在满 足规定的条件的情况下,电脉冲被向第二存储库250输出(参照图3)。 存储在第二存储库用的写入数据锁存DL2中的D2也被送至控制电路 206,控制电路206根据接收到的D2控制第二存储库的列译码器。在 第二存储库250中,通过行译码器和列译码器使与存储在第二存储库用的地址锁存AL2中的A2对应的存储器单元活性化,电脉冲被施加 在包括在该存储器单元中的非易失性存储元件上,数据被写入。在D2 为"0"、 R2为"1"的情况下,通过列译码器,与该存储器单元对应 的位线被选择,高电阻化脉冲向该存储器单元被施加,在D2为"1"、 R2为"0"的情况下,通过列译码器,与该存储器单元对应的源线被 选择,低电阻化脉冲向该存储器单元被施加(PULSE)。在D2和V2 相同的情况下,HRPE和LRPE均为L,电脉冲不被输出(NOP)。第六期间以后的动作,仅是置换对应的存储库和添附符号,其内 容与第五期间相同,因此省略说明(参照图14)。图15是利用本发明的第一实施方式的非易失性存储装置执行的交 叉写入的时序图的一个例子。如图所示,在第一期间中,作为地址AD被输入A1,作为写入数 据被输入Dl,并且读出已写入与Al对应的第一存储库的存储器单元 的数据(ReadAl)。在第二期间中,作为地址AD输入A2,作为写入数据输入D2, 并且在与Al对应的第一存储库的存储器单元中写入数据(WriteAl)、 读出已写入与A2对应的第二存储库的存储器单元中的数据(ReadA2)。 在图15中,表示R1和D1不同的情况,相对于与A1对应的非易失性 存储元件进行电脉冲的施加。在第三期间中,作为地址AD输入A3,作为写入数据输入D3, 读出已写入与Al对应的第一存储库的存储器单元的数据(ReadAl), 在与A2对应的第二存储库的存储器单元中写入数据(WriteA2),读出 已写入与A3对应的第三存储库的存储器单元的数据(ReadA3)。在图 15中表示R2和D2不同的情况,因为两数据不同,所以相对于与A2 对应的非易失性存储元件进行电脉冲的施加。在第四期间中,作为地址AD输入A4,作为写入数据输入D4, 并且,在与Al对应的第一存储库的存储器单元中写入数据(WriteAl), 读出已写入与A2对应的第二存储库的存储器单元的数据(ReadA2), 在与A3对应的第三存储库的存储器单元中写入数据(WriteA3),读出 在与A4对应的第四存储库的存储器单元中写入的数据(ReadA4)。在 第四期间中,向与A1对应的存储器单元的写入周期(两次Read和两次Write)结束。图15中表示VI和Dl不同、且R3和D3不同的情况, 相对于与Al和A3对应的非易失性存储元件进行电脉冲的施加。在第五期间以后,与上述相同,对各存储库依次且交替地进行写 入和读出。以上的动作也称作交叉写入。如图15所示,实际的写入动 作是,如果前一期间的读出数据和该写入周期的写入数据不一致,则 施加电脉冲(PULSE),如果一致则不施加电脉冲(NOP)。例如在图 15中,作为第五期间,表示V2和D2相同、且R4和D4相同的情况, 相对于与A2和A4对应的非易失性存储元件进行电脉冲的施加。如上所述,在本实施方式中,在对连续的地址写入数据的情况下, 在连续的期间中,对第一存储库 第四存储库依次且交替地并行地进行 写入和读出。即,在对第一存储库和第三存储库进行写入的期间中, 对第二存储库和第四存储库进行读出,在对第一存储库和第三存储库 进行读出的期间中,对第二存储库和第四存储库进行写入。在写入中, 对在前一期间读出的数据与写入数据进行比较,仅在两者不同的情况 下向存储器单元施加电脉冲。在两者一致的情况下不向存储器单元施 加电脉冲。相对于已处于高电阻状态的存储器单元不施加高电阻化脉 冲,相对于已处于低电阻状态的存储器单元不施加低电阻化脉冲。进而,在施加电脉冲之后再次读出电阻状态。确认写入是否已被 正常地进行,如果存在错误则再次进行电脉冲的施加。即,再次对读 出的数据与写入数据进行比较,仅在两者不同的情况下向存储器单元 施加电脉冲。由此,仅在存储器单元的电阻状态(读出的数据)未正 确地反映写入数据的情况下,再次向存储器单元施加电脉冲。在存储 器单元的电阻状态(读出的数据)正确地反映写入数据的情况下,不 向存储器单元施加电脉冲。通过该控制,能够不降低数据的写入速度地进行执行事先的读出 和确认用的读出的写入。确认用的读出能够有效地抑制在不是施加过 不需要的电脉冲的情况下也会产生的写入不良(参照图19)所引起的 问题。从而,能够防止由不需要的电脉冲的施加引起的响应性的下降 (参照图18),同时可靠地写入数据,进一步提高写入动作的可靠性。在本实施方式中也能够得到与第一实施方式同样的效果,当然也 能够有同样的变形例。本实施方式的结构对于在不是施加过不需要的电脉冲的情况下也会产生的写入不良(参照图19)的抑制是有效的。该现象在电阻变化 型存储元件中更容易成为问题。从而,本实施方式的结构对于电阻变 化型存储装置特别有效。而且,在本实施方式中,确认用的读出仅进行了一次,但也可以 进行两次以上。利用此结构,能够更可靠地写入期望的数据。例如, 在确认用的读出被进行两次的情况下,也可以令存储器单元阵列为6 个,依次错开进行数据的读出和写入。在确认用的读出被进行N次的 情况下,令存储器单元阵列为2 (N+l)个,依次错开进行数据的读 出和写入即可。根据上述说明,对本领域的技术人员而言,很清楚本发明的诸多 改良和其它实施方式。因此,上述说明仅应该被解译为例示,目的在 于向本领域的技术人员说明实施本发明的最佳的方式。只要不脱离本 发明的精神,能够实质地变更其详细的结构和/或功能。产业上的可利用性本发明的非易失性存储装置作为不降低写入速度地提高写入动作 的可靠性的非易失性存储装置是有用的。
权利要求
1. 一种非易失性存储装置,其特征在于,包括包含多个具有电阻值由于施加电脉冲而变化的特性的非易失性存储元件的多个存储器单元阵列;和控制部,其用于在相对于所述多个存储器单元阵列写入数据时,相对于某存储器单元阵列进行写入,与此同时,相对于其它存储器单元阵列进行读出,其中所述控制部包括用于暂时保存从外部输入的地址数据的地址锁存;用于暂时保存从与外部输入的地址数据对应的非易失性存储元件读出的读出数据的读出数据锁存;用于暂时保存从外部输入的写入数据的写入数据锁存;用于对保存在所述写入数据锁存中的写入数据和保存在所述读出数据锁存中的读出数据进行比较的比较判定部;用于根据所述比较判定部输出的判定结果向所述存储器单元阵列输入电脉冲的写入部;用于使所述写入部与规定的存储器单元阵列连接的写入切换开关;用于使所述读出数据锁存与规定的存储器单元阵列连接的读出切换开关;和交叉写入控制电路,其用于控制所述写入切换开关和所述读出切换开关,使所述读出数据锁存和所述写入部的各个在规定的定时与规定的存储器单元阵列连接。
2. 如权利要求l所述的非易失性存储装置,其特征在于: 所述非易失性存储元件是电阻变化型存储元件。
3. 如权利要求l所述的非易失性存储装置,其特征在于: 所述非易失性存储元件是相变化型存储元件。
4. 如权利要求1所述的非易失性存储装置,其特征在于 所述交叉写入控制电路构成为在向连续的地址写入数据的情况下,在向与某地址对应的非易失性存储元件写入数据之前,将从外部 输入的地址数据保存在所述地址锁存中,将从外部输入的写入数据保 存在所述写入数据锁存中,以使得所述读出数据锁存与包括所述地址 数据所对应的非易失性存储元件的存储器单元阵列连接的方式控制所 述读出切换开关,读出该非易失性存储元件存储的数据,并将其保存 在所述读出数据锁存中,之后,按照通过所述比较判定部对存储在所 述读出数据锁存中的数据和存储在所述写入数据锁存中的数据进行比 较,仅在两者不同的情况下,使得存储在所述写入数据锁存中的数据 被写入该非易失性存储元件,使得所述写入部与该存储器单元阵列连 接的方式控制所述写入切换开关,向所述写入部输出电脉冲。
5. 如权利要求1所述的非易失性存储装置,其特征在于 所述存储器单元阵列的个数是2,以使得与连续的2个地址对应的非易失性存储元件包括在相互不 同的存储器单元阵列中的方式,各地址被分配至各个存储器单元阵列, 所述交叉写入控制电路构成为, 在将数据写入连续的地址的情况下,当令针对各个地址进行写入或读出的时间单位为期间时, 在除最初的期间以外的各期间,将在该期间从外部输入的地址数据保存在所述地址锁存中,将在 该期间从外部输入的写入数据保存在所述写入数据锁存中,以使得所 述读出数据锁存和包括有与在该期间从外部输入的地址数据对应的非 易失性存储元件的存储器单元阵列连接的方式控制所述读出切换幵 关,读出与在该期间从外部输入的地址数据对应的非易失性存储元件 所存储的数据,并将其作为读出数据保存在所述读出数据锁存中,以使得所述写入部和包括有与在前一期间从外部输入的地址数据 对应的非易失性存储元件的存储器单元阵列连接的方式控制所述写入 切换开关,将从与在前一期间从外部输入的地址数据对应的非易失性 存储元件读出的读出数据和在前一期间从外部输入的写入数据分别从所述读出数据锁存和所述写入数据锁存输入所述比较判定部,根据所 述比较判定部输出的判定结果,仅在两者不同的情况下,向所述写入 部输出电脉冲,使得在前一期间输入的写入数据被写入与在前一期间 从外部输入的地址数据对应的非易失性存储元件。
6.如权利要求l所述的非易失性存储装置,其特征在于 所述存储器单元阵列的个数为4,以使得与连续的4个地址对应的非易失性存储元件均包括在相互不同的存储器单元阵列中的方式,各地址被分配至各个存储器单元阵 列,所述写入部具有第一写入电路和第二写入电路, 所述交叉写入控制电路构成为, 在向连续的地址写入数据的情况下, 当令对各个地址进行写入或读出的时间单位为期间时,在除最初的3个期间以外的各期间,将在该期间从外部输入的地址数据保存在所述地址锁存中,将在 该期间从外部输入的写入数据保存在所述写入数据锁存中,以使得所 述读出数据锁存和包括有与在该期间从外部输入的地址数据对应的非 易失性存储元件的存储器单元阵列连接的方式控制所述读出切换开 关,读出与在该期间从外部输入的地址数据对应的非易失性存储元件 所存储的数据,并将其作为读出数据保存在所述读出数据锁存中,以使得所述第一写入电路和包括有与在前一期间从外部输入的地 址数据对应的非易失性存储元件的存储器单元阵列连接的方式控制所 述写入切换开关,将从与在前一期间从外部输入的地址数据对应的非 易失性存储元件在前一期间读出的读出数据和在前一期间从外部输入 的写入数据分别从所述读出数据锁存和所述写入数据锁存输入所述比 较判定部,根据所述比较判定部输出的判定结果,仅在两者不同的情 况下,向所述第一写入电路输出电脉冲,使得在前一期间输入的写入 数据被写入与在前一期间从外部输入的地址数据对应的非易失性存储 元件,以使得所述读出数据锁存和包括有与在前第2期间从外部输入的地址数据对应的非易失性存储元件的存储器单元阵列连接的方式控制所述读出切换开关,读出与在前第2期间从外部输入的地址数据对应 的非易失性存储元件所存储的数据,并将其作为读出数据保存在所述 读出数据锁存中,以使得所述第二写入电路和包括有与在前第3期间从外部输入的 地址数据对应的非易失性存储元件的存储器单元阵列连接的方式控制 所述写入切换开关,将从与在前第3期间从外部输入的地址数据对应 的非易失性存储元件在前一期间读出的读出数据和在前第3期间从外 部输入的写入数据分别从所述读出数据锁存和所述写入数据锁存输入 所述比较判定部,根据所述比较判定部输出的判定结果,仅在两者不 同的情况下,向所述第二写入电路输出电脉冲,使得在前第3期间输 入的写入数据被写入与在前第3期间从外部输入的地址数据对应的非 易失性存储元件。
7. 如权利要求l所述的非易失性存储装置,其特征在于 所述非易失性存储元件的电阻值根据规定的方式的能量的累积投入量而变化,所述写入部通过投入所述规定的方式的能量,使所述非 易失性存储元件的电阻值变化。
8. 如权利要求7所述的非易失性存储装置,其特征在于 所述规定的方式的能量的累积投入量是电脉冲的累积施加量,所述写入部通过向所述非易失性存储元件施加电脉冲,使所述非易失性 存储元件的电阻值变化。
9. 一种向非易失性存储装置的数据写入方法,该非易失性存储装 置包括-包含多个具有电阻值由于施加电脉冲而变化的特性的非易失性存 储元件的多个存储器单元阵列;和控制部,其用于在相对于所述多个存储器单元阵列写入数据时, 相对于某存储器单元阵列进行写入,与此同时,相对于其它存储器单 元阵列进行读出,所述控制部包括用于暂时保存从外部输入的地址数据的地址锁存;用于暂时保存从与外部输入的地址数据对应的非易失性存储元件读出的读出数据的读出数据锁存;用于暂时保存从外部输入的写入数据的写入数据锁存;用于对保存在所述写入数据锁存中的写入数据和保存在所述读出 数据锁存中的读出数据进行比较的比较判定部;用于根据所述比较判定部输出的判定结果向所述存储器单元阵列 输入电脉冲的写入部;用于使所述写入部与规定的存储器单元阵列连接的写入切换开关;用于使所述读出数据锁存与规定的存储器单元阵列连接的读出切 换开关;和交叉写入控制电路,其用于控制所述写入切换开关和所述读出切换开关,使所述读出数据锁存和所述写入部的各个在规定的定时与规定的存储器单元阵列连接,该向非易失性存储装置的数据写入方法的特征在于 在相对于所述多个存储器单元阵列写入数据时,相对于某存储器单元阵列进行写入,与此同时,相对于其它的存储器单元阵列进行读出,所述交叉写入控制电路,在向连续的地址写入数据的情况下,在 向与某地址对应的非易失性存储元件写入数据之前,将从外部输入的 地址数据保存在所述地址锁存中,将从外部输入的写入数据保存在所 述写入锁存中,以使得所述读出数据锁存与包括有所述地址数据所对 应的非易失性存储元件的存储器单元阵列连接的方式控制所述读出切 换开关,读出该非易失性存储元件所存储的数据,并将其保存在所述 读出数据锁存中,之后,按照通过所述比较判定部对存储在所述读出 数据锁存中的数据和存储在所述写入数据锁存中的数据进行比较,仅 在两者不同的情况下,使得存储在所述写入数据锁存中的数据被写入 该非易失性存储元件,使得所述写入部与该存储器单元阵列连接的方 式控制所述写入切换开关,向所述写入部输出电脉冲,。
10. 如权利要求9所述的向非易失性存储装置的数据写入方法,在 该非易失性存储装置中,以使得与连续的2个地址对应的非易失性存 储元件包括在相互不同的存储器单元阵列中的方式,各地址被分配至 各个存储器单元阵列,该向非易失性存储装置的数据写入方法的特征 在于-在向连续的地址写入数据的情况下,当令对各个地址进行写入或读出的时间单位为期间时,在除最初的期间之外的各期间,保存在该期间从外部输入的地址数据和在该期间从外部输入的写 入数据,读出与在该期间从外部输入的地址数据对应的非易失性存储 元件所存储的数据,并将其作为读出数据保存,对在前一期间从外部输入并被保存的写入数据和在前一期间读出 并被保存的读出数据进行比较,仅在两者不同的情况下,施加电脉冲, 使得在前一期间从外部输入并被保存的写入数据被写入与在前一期间 从外部输入并被保存的地址数据对应的非易失性存储元件。
11. 如权利要求9所述的向非易失性存储装置的数据写入方法,在 该非易失性存储装置中,所述存储器单元阵列的个数为4个以上,以 使得与连续的4个地址对应的非易失性存储元件包括在相互不同的存 储器单元阵列中的方式各地址被分配至各个存储器单元阵列,该向非 易失性存储装置的数据写入方法的特征在于在向连续的地址写入数据的情况下, 当令对各个地址进行写入或读出的时间单位为期间时, 在除最初的3个期间之外的各期间,保存在该期间从外部输入的地址数据和在该期间从外部输入的写 入数据,读出与在该期间从外部输入的地址数据对应的非易失性存储 元件所存储的数据,并将其作为读出数据保存,对在前一期间从外部输入并被保存的写入数据和在前一期间被读 出并被保存的读出数据进行比较,仅在两者不同的情况下,施加电脉 冲,使得在前一期间从外部输入并被保存的写入数据被写入与在前一 期间从外部输入并被保存的地址数据对应的非易失性存储元件,读出与在前第2期间从外部输入的地址数据对应的非易失性存储 元件所存储的数据,并将其作为读出数据保存,对在前第3期间从外部输入并被保存的写入数据和从与在前第3 期间从外部输入的地址数据对应的非易失性存储元件在前一期间读出 并被保存的读出数据进行比较,仅在两者不同的情况下,施加电脉冲, 使得在前第3期间从外部输入并被保存的写入数据被写入与在前第3 期间从外部输入并被保存的地址数据对应的非易失性存储元件。
12.如权利要求9所述的向非易失性存储装置的数据写入方法,该 非易失性存储装置包括包含多个具有电阻值由于施加电脉冲而变化 的特性的非易失性存储元件的多个存储器单元阵列,在相对于所述多 个存储器单元阵列写入数据时,相对于某存储器单元阵列进行写入, 与此同时,相对于其它存储器单元阵列进行读出,该向非易失性存储 装置的数据写入方法的特征在于相对于所述各存储器单元阵列的写入是,保存在第一期间从外部 输入的地址数据和在所述第一期间从外部输入的写入数据,读出与在所述第一期间从外部输入的地址数据对应的非易失性存 储元件所存储的数据,并将其作为读出数据保存,对所述写入数据和所述读出数据进行比较,仅在两者不同的情况 下,在接着的第二期间,施加电脉冲,使得所述写入数据被写入与在 前一个的第一期间从外部输入并被保存的地址数据对应的非易失性存 储元件,在接着的第三期间,读出被施加电脉冲的所述非易失性存储元件 的数据,将其作为读出数据保存,并将其与所述写入数据进行比较,仅在两者不同的情况下,在接 着的第四期间,施加电脉冲,使得所述写入数据被写入所述非易失性 存储元件,以后,重复进行读出判定动作和写入动作,直至被施加电脉冲的 所述非易失性存储元件的读出数据和所述写入数据一致。
全文摘要
本发明提供非易失性存储装置,其包括包含多个具有电阻值由于施加电脉冲而变化的特性的非易失性存储元件的多个存储器单元阵列(136、146);和用于在相对于上述多个存储器单元阵列写入数据时,相对于某存储器单元阵列进行写入,与此同时,相对于其它存储器单元阵列进行读出的控制部(102、104、108、110、114、128、130、152)。
文档编号G11C13/00GK101548335SQ20088000086
公开日2009年9月30日 申请日期2008年7月29日 优先权日2007年8月1日
发明者岛川一彦, 河合贤 申请人:松下电器产业株式会社

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