经改进的成像装置的遮光层的制作方法
专利名称：经改进的成像装置的遮光层的制作方法
技术领域：
本发明涉及光电成像装置的遮光层以及形成和使用遮光层的方法。
背景技术：
CMOS成像器电路包含像素单元的焦平面阵列，每一个单元包括光电转换器(例如，光电门、光电导体或光电二极管)，用以在衬底区域产生和累积光引起的电荷。读出电路与各像素单元连接，包含至少一个输出晶体管，它接收来自掺杂的扩散区的光产生的电荷，产生输出信号由像素存取晶体管周期性地读出。成像装置可以任选地包含一个晶体管，用以将电荷从光电转换器转输到扩散区，或者扩散区可直接连接到光电转换器(或光电转换器的一部分)。一般还设有一个晶体管，用以将扩散区复原至在它接收光产生的电荷之前的预定电荷量级。CMOS成像器电路往往与一滤色器连接，例如用于辨别变化的光波长的Bayer滤色器。
一个典型的三晶体管(3T)像素的CMOS成像器像素电路包含用以将光生电荷送至扩散区的光电二极管；用以将复原扩散区复原的复原晶体管；用以产生输出信号的其栅极与扩散区连接的源极跟随器晶体管；以及用以将源极跟随器晶体管与像素阵列的一个列线有选择地连接的行选择晶体管。另一个典型的CMOS成像器像素采用四晶体管(4T)结构，它与3T结构相似，但还使用了一个转移晶体管(transfertransistor)，控制来自光电二极管的电荷通向扩散区和源极跟随器晶体管，以供输出。
示范性的CMOS成像电路、其制造步骤以及成像电路中各CMOS元件功能详细说明于下列专利文献例如授予Rhodes的美国专利No.6140630、授予Rhodes的美国专利No.6376868、授予Rhodes等人的美国专利No.6310366、授予Rhodes的美国专利No.6326652、授予Rhodes的美国专利No.6204524以及授予Rhodes的美国专利No.6333205。上述各专利公开被整体引用而纳入本申请。
典型的成像装置具有遮光层，遮光层具有一些开口，在将像素电路其余部分遮光时对入射光露出光电转换器的至少一部分。遮光层用以更好地分隔邻近像素所接收的光信号并防止在像素中的不适当位置上产生光电流，使得成像装置可实现较少模糊、弥散及其它不良影响的更高分辨率的图像。遮光层也可用于与像素有关的电路的保护。
在先有技术中，遮光层一般形成在集成电路的金属互连层中(例如，M1层、M2层或M3层(若使用))。金属化层的遮光层结构有一些缺点，例如将金属层的使用限制在遮光而不是正常的导电互连用途。此外，在上金属化(导电互连)层中用遮光层与感光区域隔开，可能增加像素中的光导(light piping)和光影(light shadowing)，这可能导致器件功能的失误。
发明内容
本发明通过提出一种改进的成像装置像素结构来克服上述这些缺点，该改进的成像装置像素结构中，在像素电路上面但在金属互连层下面设遮光层。该遮光层可为采用适形的或平坦的不透光(或几乎不透光)材料的薄膜，其上有开孔供导体从导电互连层穿到下层电路。遮光层中开口露出像素光电转换器的感光区域。本发明还涉及遮光层形成方法和包含遮光层的成像装置。本发明的遮光层及其形成方法特别地适用于CMOS成像装置。
遮光层结构保护下层电路而留下金属化(导电互连)层用于正常的信号路径之用。在克服例如模糊、弥散、光导和光影这些不良影响的同时实现像素的光隔离。
通过以下说明本发明各实施例的附图和详细解释，本发明的种种特征和优点将更加显而易见。
图1是本发明的一个像素的分解透视图。
图2和2a是图1中的像素在线2-2′截取的局部剖面图，还示出另一导电互连层。
图3表示本发明的图1和图2所示电路的制造步骤。
图4表示在图3所示电路制造步骤之后的制造步骤。
图5表示在图4所示电路制造步骤之后的制造步骤。
图6表示在图5所示电路制造步骤之后的制造步骤。
图7表示在图6所示电路制造步骤之后的制造步骤。
图8表示在图7所示电路制造步骤之后的制造步骤。
图9表示在图8所示电路制造步骤之后的制造步骤。
图10表示在图9所示电路制造步骤之后的制造步骤。
图11表示与图1和图2所示的4T像素类似的3T像素沿图1的线2-2′截取的通过同一像素剖面部分的局部剖面图。
图12表示本发明的集成在CMOS成像器系统内的像素阵列。
图13表示与图1所示相同的4T像素的电路图。
图14表示本发明的包含至少一个如图12所示的CMOS成像装置的处理器系统。
发明的详细说明以下，参阅构成本说明书的一部分的附图进行详细说明，附图所示的仅为举例说明可以实现本发明的各实施例。对这些实施例作了充分详细的描述，使本领域技术人员可以实现和使用本发明。但应理解，可以使用其他实施例，可以进行各种结构、逻辑和电气上的变化以及所用材料的变化而并不偏离本发明的精神和范围。此外，揭示了一些加工步骤以及加工步骤的特定顺序，然而，加工步骤的顺序并不限于本文所述的顺序，如本领域公知可以加以改变，除了一些必须按一定顺序进行的步骤以外。
“晶片”和“衬底”应理解为包括(可互换为)硅、绝缘物上硅(SOI)或兰宝石上硅(SOS)、掺杂与未掺杂的半导体、由底层半导体支持的硅外延层以及其他半导体结构。而且，在下文提及“晶片”或“衬底”时，可以使用先前的加工步骤在基底半导体结构或基底之上或之内构成区域、结或材料层。此外，半导体不一定为基于硅的，而可以基于硅-锗、锗、砷化镓或其它已知的半导体材料。
“像素”指包含将电磁辐射转换为电信号的光电转换元件和晶体管的光电元件单元。本说明书中，所述的像素仅以4T像素电路为例加以图示和说明。但应该理解本发明并不限于四晶体管(4T)像素，而是可以适用于具有比四个晶体管少些(例如3T)或多些(例如5T)的其它像素结构。尽管以一个像素的结构和制造为例对本发明进行描述，但应该理解这个像素是成像装置阵列中许多像素的代表。此外，尽管本发明在下文以CMOS成像装置为例进行描述，但本发明同样适用于含有像素的任何其它固态成像装置。因此，以下的详细说明并不具有限制意义，本发明的范围仅由所附的权利要求书加以规定。
现在参阅附图，其中相同元件标以相同标号，图1和2表示本发明的示范性实施例，以用光电二极管14作为光电转换器的四晶体管(4T)CMOS像素12为例说明。光电二极管14形成在典型的p型衬底10上，包括n型导电区18和在n型区18的最上层的p型薄导电层20。应该理解，图1只是表示单个像素12的电路，正如本技术领域所周知，实际使用中有按行和列排列的像素12的M×N阵列，而使用行和列选择电路访问阵列中的像素12。所示像素12可以用浅沟道隔离区42与阵列中其它像素横向隔离。为简单起见，只在像素12的一边画出隔离区42，实际上它可以沿像素12全部的周边延伸。
图1(和图2)所示的4T CMOS像素12部分地形成在衬底10的掺杂的p型区16之上和之内，它包含光电二极管14、转移栅极22、复原栅极28、源极跟随器栅极32和行选择栅极36。转移栅极22构成转移晶体管的一部分，以电的方式控制光电二极管14积累的电荷通向扩散区24。在浮置扩散区24的第一导体26通过第二导体34与源极跟随器晶体管栅极32电连接(尽管导体例如26和34没有在图1的分解剖面图上画出，它们会沿着与之相随的虚线到达导电路径50)。两个导体26和34通过导电互连层(例如M1层)中的导电路径50电连接。与转移晶体管共有浮置扩散区24的是具有栅极28的复原晶体管。复原晶体管通过具有导体30的源/漏区与电压源(Vdd)连接，向浮置扩散区24提供复原电压。
在图13画出图1像素的等效电路，正如本技术领域周知，像素12由复原(RESET)、转移(TRANSFER)和行选择(ROW SELFCT)信号运行。如图13所示，通过除去虚线框22’内包含的部分(即转移晶体管)并将光电二极管14的输出与p型区16内浮置扩散区24电连接，而浮置扩散区24与源极跟随器晶体管栅极32连接，4T电路就可以变换为3T电路。
在像素12电路上有遮光层44，如图1所示，遮光层由不透明材料构成，防止光能量辐射到下面电路。遮光层44材料可以有WSix、W、TiN、Ti、Co、Cr、poly/WSix、Al、Ti/Al、TiSi2/Al和Ti/Al/TiN，或者具有所要求的遮光、电气和物理特性的其它材料。遮光层44可以非常薄。例如，与厚度约为1000-10000的一般金属互连层比较，遮光层44只需要厚到能遮光即可，约为100-3000。在这个范围内的特定厚度可以根据遮光层44材料的光吸收/反射特性来确定。最好不到1％的入射到遮光层44的光能穿透到下面的晶片。如图2及参照该图的描述所示，透明介质层52可位于遮光层44和下面的像素12之间。再参阅图1，包含导电互连图案50的M1层形成在遮光层44上，遮光层44位于像素晶体管和M1层之间。作为一种任选方式，假如遮光层44不导电，层54可以被省略，第一导电互连层50可以直接形成在遮光层44上。
遮光层44确定在光电二极管14上的开口46，以容许光通过而到达该光电二极管。遮光层44(假如导电)也可以任选地通过接地电路47接地，这样可以为下面的像素电路提供电屏蔽。在另一实施例中，遮光层44可以用作周边的导电条。在遮光层44还有其它的孔48，使得在上面的导电互连层50、60(例如M1、M2等)和下面的像素电路(例如22、28、32、36)之间各个电路接触柱26、30、34、40、38能处于电连接。
图2和2a表示图1的像素12沿线2-2′截取的另一局部剖面图，其中增加了某些细节。如图所示，透光的第一介质层52可设在像素12上，介质层52的上表面高过像素12的晶体管栅极(例如栅极22)的高度。如图2a所示，该遮光层44(以及像素单元的其它层)可以共形地淀积。与第一介质层52具有相同透光和绝缘特性的第二介质层54可以形成在遮光层44上(并形成在开口46内)。在第二介质层54上可以形成第一导电互连层50(例如M1层)，第一导电互连层50可以通过位于孔48中穿过各层52、54、44的接触体(例如导体26)连接下面的电路。如图2和2a所示，在第一导电互连层50之上还有其它层，例如与其它两个介质层52和54具有相同透光和绝缘特性的第三介质层56。在该第三介质层56上可以形成第二导电互连层60，第二导电互连层60可以通过导体58与第一导电互连层50(或者像素12电路或成像装置的其它部分)电连接。在第二导电互连层60之上还可以形成其它介质层、导电互连层或钝化层，但为了简明起见在图上没有画出。图1以及图2和2a所示的像素12器件可以按下述方法制造。
图3表示加工的起始步骤。如上在讨论图1时所述，在衬底10内每个像素12用隔离区42隔开，隔离区42最好是STI(浅沟道隔离)区，但也可用LOCOS工艺形成。图3表示己形成的STI隔离区42。STI隔离区42可以使用光刻胶掩模、图案化和蚀刻而在在需要成为隔离区42的地方形成沟道。然后，除去光刻胶层。用CVD、LPCVD、HDP或其它适用的手段在沟道中形成一层介质材料层(例如，二氧化硅、氮化硅、氧化物-氮化物、氮化物-氧化物或氧化物-氮化物-氧化物等)。在用介质材料填充沟道后，例如用CMP或RIE干法蚀刻工艺对晶片作平坦化处理，处理完毕的隔离区如图3所示，包围像素12区域。
接着，如图4所示，形成晶体管各栅极(包括图1和2所示的转移栅极22)。标准的MOS栅极的形成是在衬底10上先形成栅极氧化物层100(例如氧化硅)，再在栅极氧化物层100上形成经掺杂的多晶硅层102(多晶硅层可以用掺杂剂在原位置掺杂或在此后离子注入)，再形成绝缘帽层106(例如氧化物或氮化物)。再用例如图案化的光刻胶掩模覆盖这些层100、102、106，经过蚀刻后留下将是晶体管栅极叠层(其中包括转移栅极22)。在另一实施例中，硅化物层104(在图2中，而不在图4中)可形成在多晶硅层102上。然而，最好省去硅化物层104。此外，正如本技术领域所周知，在加工过程中可以进行Vt离子注入。
在形成栅极叠层(例如晶体管栅极22)以后，在衬底10进行掺杂注入108，在像素12的一部分下面形成p型区16。光刻胶掩模160防止注入108掺杂到像素12上以后要形成光电二极管的区域(见图2)。作为一种选择方案，p型区16也可以通过覆盖式注入(blanketimplant)来形成。然而，应注意，在整个工艺过程中所使用的掺杂剂导电类型可容易地反转而形成PMOS型像素结构，与NMOS像素相反。
在形成p型区16以后，使用另一次注入118形成邻近晶体管栅极叠层22的浮置扩散区24，如本技术领域周知(其它晶体管的源/漏区23可以同时形成)。浮置扩散区24就作为该转移晶体管的源/漏区。浮置扩散区24的注入118可以用大约1×1012至2×1016离子/cm2的离子注入剂量进行。在一优选实施例中，该注入118的注入剂量范围大约为4×1012至2×1015离子/cm2，浮置扩散区24通过扩散完成。
光电二极管14(见图2)包含p-n-p结构，该结构由下面的p型衬底10、在p型阱16内n型区18和在n型区18上的p型层20构成。光电二极管14的各层(即层10、18和20)可以按图5和6所示地形成。图5表示衬底10被覆盖图案化的光刻胶膜110的掩模，进行另一次第二导电类型(这里为n型)的离子注入112。这就在像素12光敏区内并在转移栅极22之下形成n型区18。可以使用斜角入射的离子注入112形成区18，以达到光电二极管14的一定空间特征。
如图6所示，在除去光刻胶膜110以后，在晶体管栅极22上形成绝缘层120(该同一层120也可以构成对其它晶体管栅极的侧壁隔层)。在晶体管栅极22上局部地形成另一层光刻胶膜111的掩模，进行掺杂注入114形成光电二极管14的p型顶层20。作为任选方案，也可采用斜角入射的离子注入114。光电二极管14称为“牵制”光电二极管14，因为当光电二极管14被充分耗尽时它的电位被牵制在恒定值上。
如图7所示，介质层52淀积在包含晶体管栅极22的像素12的电路上。该介质层52应该是透光的，从而不会阻碍光入射到光电二极管14。介质层52可以包括例如硅氧化物或氮化物、玻璃或聚合物材料，可以用蒸发技术、CVD、PECVD、溅射或本技术领域众所周知的其它技术进行淀积。介质层52可以用例如CMP或RIE蚀刻的各种技术做平坦化处理。或者，假如要求共形的介质层(见图2a)可以不做平坦化加工步骤。通过在介质层52上淀积一层不透明或几乎不透明材料作为一层薄膜，在介质层52上形成遮光层44。遮光层的厚度最好约为100-3000。遮光层44的厚度和材料应该使得只有不到1％的入射光能透射，遮光层44可以是导电层或绝缘层。遮光层44的材料可以有例如WSix、W、TiN、Ti、Co、Cr、poly/WSix、Al、Ti/Al、TiSi2/Al和Ti/Al/TiN。可以运用例如蒸发技术、物理淀积、溅射和CVD等传统方法在介质层52上淀积上述这些材料。遮光层44可以是共形层或平面层。遮光层44可以是导电的或绝缘的。假如遮光层44由导电材料构成，就可以接地，因而提供电屏蔽，保护下面的像素电路不受上面的导电互连层即金属化层(在后续步骤中形成)的影响。与先有技术中在M1和/或M2层中形成的遮光层比较，遮光层44位置相对地靠近下面的光电二极管。因此，光导和光影的不良影响得以克服。
接着，如图8所示，在遮光层44上形成图案化的光刻胶掩模122。此后，蚀刻遮光层44，形成在光电二极管14上面的开口46。介质层52可以作为蚀刻止挡层。如图9所示，第二介质层54再淀积在遮光层44上和第一介质层52上开口46内。该介质层54可以与第一介质层52具有相同或相似的组成、透光和介质特性，并可以相似的方式淀积。第二介质层54可以用CMP或者RIE蚀刻技术进行平坦化处理，或者也可以是共形的层。在第二介质层上形成图案化的光刻胶膜124，接着刻蚀晶片，形成穿过两层介质层52和54和遮光层的孔48，露出衬底上的包含浮置扩散区24的活性区。
如图10所示，在孔48内形成到达像素12电路的活性区的导体。作为任选方案，可以在孔48内淀积薄绝缘层(未画出)，使遮光层(若为导电)与导体电绝缘。在浮置扩散区24上形成一种这样的导体26。在第二介质层54上淀积与导体26电连接的最好是金属的导电互连层50，构成M1层。若导电互连层50由不透光材料形成，最好不要延伸到开口46和光电二极管14上面。然而，例如多晶硅的透光或半透光材料可用于导电互连层50，若如此，它们可以覆盖在光电二极管14上(如果想要这样)。
浮置扩散区24通过若干标准金属化步骤与源极跟随器晶体管栅极32电连接，例如形成到浮置扩散区24的导体26；形成到源极跟随器晶体管栅极的导体34(见图1)；再在导体26和34之间形成导电互连50。导体26与M1导电互连层50电连接，并通过导电互连层50与源极跟随器晶体管栅极32和集成电路(像素12是其一部分)的其余部分电连接。可以后续附加的处理，例如形成覆盖的介质层56和第二导电互连层60(M2)的其它工艺处理，这是本技术领域周知的。
如上指出，本发明的遮光层44适合用于任何CMOS像素电路，而不论在像素电路中使用多少个晶体管。图11表示3T像素112的剖面图，3T像素12与上述4T电路大部分相似，不同之处是去掉了转移栅极22。光电二极管14通过浮置扩散区24、导体26、M1导电互连层50和导体34与源极跟随器栅极32直接电连接。不再需要转移晶体管控制光电二极管14产生的电荷流动，因为浮置扩散区24与光电二极管14直接电接触。然而，仍然设有复原栅极28，并通过接触体30和部分导电路径50与电压源(Vdd)电连接。
图12表示具有包含如图1至图11所示上述方式构成的像素12的像素阵列200的CMOS成像装置308的方块图。像素阵列200由多个像素12按预定数量的列和行排列组成。阵列200中每行的像素12可以由行选择线同时全部选通，每列的像素12由列选择线选择地输出。对于整个阵列200有多个行线和列线。行线由行驱动器210响应行地址解码器220而选择地被驱动，列选择线由列驱动器260响应例地址解码器270而选择地被驱动。因此，各像素12都具有行和列的地址。
CMOS成像装置308由控制电路250运行，控制电路250控制地址解码器220、270和行与列驱动电路210、260，地址解码器220、270选择要读取的像素的行线和列线，行和列驱动电路210、260施加驱动电压在所选择的行和列的驱动晶体管上。存储器275例如SRAM可以与阵列200和控制电路250通信。串行器模块280和SFR(特定功能寄存器)设备285可各自与控制电路250通信。作为任选方式，可在成像装置308中装入本机电源290。
一般说，一旦接收到光输入并产生电荷在阵列200上的成像装置308中就会开始信号流动。该信号被输出到读出电路，再输出到模/数变换器。此后，该信号被传送到处理器，再传送到串行化器，然后该信号就可从成像装置输出到外部硬件。
图14表示系统300，一个典型的被改为包括图12所示的成像装置308和对系统300的输入设备的基于处理器的系统。成像装置308也可以接收来自系统300的控制或其它数据。可使用成像装置308的基于处理器的系统的例子包括(但不限于)计算机系统、摄像机系统、扫描仪、机器可读系统、车辆自动驾驶系统、可视电话、监视系统、自动聚焦系统、行星跟踪系统、运动检测系统、图像稳定系统以及其它系统。
系统300包含例如中央处理单元(CPU)302，它通过总线304与各种设备通信。与总线304连接的一些设备(例如包括输入/输出(I/O)设备306和成像装置308)提供与系统300的进出通信。与总线304连接的其它设备有存储器，例如包括随机存取存储器(RAM)310、硬盘驱动器312以及例如软盘驱动器314和光盘(CD)驱动器316的一个或多个外围存储设备。成像装置308可以与处理器(例如，CPU、数字信号处理器或微处理器)一起集成在一个集成电路上。
以上描述的方法和器件说明可以使用和产生的许多例子中的优选方法和典型器件。上述叙述和
实现本发明的目标、特征和优点的实施例。然而，不能推断本发明只限于以上描述和图示的实施例。对本发明的任何修改(虽然现在无法预料)只要不脱离下述权利要求的精神和范围都应该被认为是本发明的一部分。
权利要求
1.一种成像装置，包括像素光电转换器；与所述像素光电转换器电连接的像素电路；遮光层，所述遮光层设于所述像素电路之上，并在所述光电转换器之上有透光区域；以及至少一层互连层，所有所述互连层设于所述遮光层之上。
2.按照权利要求1所述的成像装置，其中所述像素电路包含将所述光电转换器与扩散区电连接的转移晶体管，所述扩散区通过设于所述至少一层互连层的导体与一个晶体管栅极电连接。
3.按照权利要求2所述的成像装置，其中所述导体设于在所述遮光层之上的第一金属互连层中。
4.按照权利要求1所述的成像装置，其中所述光电转换器与扩散区电连接，所述像素电路还包含将所述扩散区与一晶体管栅极电连接的导体，所述导体设于所述至少一层互连层。
5.按照权利要求4所述的成像装置，其中所述导体设于在所述遮光层之上的第一导电互连层中。
6.按照权利要求1所述的成像装置，其中所述光电转换器是从由光电二极管、光电门和光电导体构成的一组中选择的光电传感器。
7.按照权利要求1所述的成像装置，其中所述光电转换器是光电二极管。
8.按照权利要求1所述的成像装置，其中所述遮光层是导电层。
9.按照权利要求1所述的成像装置，其中所述遮光层是电绝缘层。
10.按照权利要求1所述的成像装置，其中所述遮光层的所述透光区域是所述遮光层中的开口。
11.按照权利要求1所述的成像装置，其中所述遮光层包含由钨、硅化钨、钛、氮化钛、钴、铬、多晶硅-硅化钨、铝、硅化钛以及它们的组合所构成的一组中选择的一种材料。
12.按照权利要求1所述的成像装置，还包括与所述遮光层电接触的接地电路。
13.按照权利要求1所述的成像装置，还包括在所述遮光层中形成的让导体从中穿过的若干个孔。
14.按照权利要求1所述的成像装置，其中所述至少一层互连层中至少包含第一互连层和在所述第一互连层之上的第二互连层。
15.按照权利要求1所述的成像装置，其中所述遮光层的厚度为约100至约3000。
16.按照权利要求1所述的成像装置，其中所述遮光层让少于1％的照射其上的光透过而到达下面的所述像素电路。
17.按照权利要求1所述的成像装置，其中所述至少一层互连层在覆盖所述光电转换器的区域上至少部分地透光。
18.按照权利要求1所述的成像装置，其中所述遮光层是所述像素电路之上的平面层。
19.按照权利要求1所述的成像装置，其中所述遮光层是所述像素电路之上的共形层。
20.按照权利要求1所述的成像装置，其中所述成像装置是CMOS成像装置。
21.一种含有至少一个CMOS像素传感器单元的集成电路，所述像素传感器单元包括半导体衬底；在所述衬底内的光电传感器；在所述衬底之上的晶体管栅极，用以控制由所述光电传感器产生的电荷；在所述衬底和所述晶体管栅极之上、但在所述集成电路的所有导电互连层之下的阻光膜，其中，所述阻光膜在所述光电传感器之上有一开口；以及在所述阻光膜之上的第一导电互连层。
22.按照权利要求21所述的CMOS像素传感器单元，其中所述转移晶体管通过栅极控制电荷从所述光电传感器流向源极跟随器晶体管。
23.按照权利要求21所述的CMOS像素传感器单元，其中所述第一导电互连层将用以从所述光电二极管接收电荷的区域与源极跟随器晶体管的栅极电连接。
24.按照权利要求21所述的CMOS像素传感器单元，其中所述阻光膜被接地。
25.按照权利要求21所述的CMOS像素传感器单元，其中所述阻光膜上有孔，以让接触体穿过而到达下面的所述像素传感器单元的电路。
26.按照权利要求21所述的CMOS像素传感器单元，其中所述光电传感器是光电二极管。
27.一种成像系统，包括处理器；以及与所述处理器电连接的成像装置，所述成像装置包含CMOS像素阵列，所述阵列的至少一个像素包括像素光电转换器；与所述像素光电转换器电连接的像素电路；遮光层，所述遮光层设于所述像素电路之上，并在所述光电转换器之上有透光区域；以及至少一层互连层，所有所述互连层设于所述遮光层之上。
28.按照权利要求27所述的成像系统，其中所述至少一层互连层至少包含第一互连层和在所述第一互连层之上的第二互连层。
29.按照权利要求27所述的成像系统，其中所述遮光层的厚度为约100至约3000。
30.一种CMOS成像装置的像素，具有与光电转换器电连接的像素电路并通过至少一层导电互连层互相电连接，包括位于所述像素电路和任何导电互连层之间的遮光层，在所述光电转换器之上有一透光区域。
31.按照权利要求30所述的CMOS成像装置的像素，其中所述遮光层形成得让不到1％的照射其上的光透射到所述像素电路。
32.按照权利要求30所述的CMOS成像装置的像素，其中所述遮光层是共形层，通过一介质层与所述像素电路隔开。
33.一种CMOS成像装置，包括具有多个像素的像素阵列，各所述像素含有与一光电转换器电连接的像素电路和设于所述像素电路和任何金属互连层之间的遮光层，所述遮光层在所述光电转换器之上有一透光区域，其中，由所述像素阵列响应光输入而产生电信号流；读出电路，用来从所述像素阵列接收所述电信号流；模数变换器，用来从所述读出电路接收所述电信号流；处理器，用来从所述模数变换器接收所述电信号流；以及串行化器，用来从所述处理器接收所述电信号流。
34.按照权利要求33所述的CMOS成像装置，其中所述电信号流从所述成像装置输出到外部硬件。
35.一种形成成像装置的像素的方法，包括在衬底中形成光电转换器；在所述衬底之上形成一遮光层，所述遮光层形成得让光通过而到达所述光电转换器；以及在所述遮光层之上形成至少一层金属互连层，其中，所有所述形成的金属互连层形成在所述遮光层之上。
36.按照权利要求35所述的方法，其中所述遮光层包含由钨、硅化钨、钛、氮化钛、钴、铬、多晶硅-硅化钨、铝、硅化钛及其组合所构成的一组中选择的一种材料。
37.按照权利要求35所述的方法，其中所述遮光层的厚度为约100至约3000。
38.按照权利要求35所述的方法，其中所述遮光层形成得阻止至少99％的照射所述遮光层的光透射到下面的电路。
39.按照权利要求35所述的方法，其中所述遮光层在所述光电转换器之上开有透光孔。
40.按照权利要求35所述的方法，还包括在所述遮光层中形成至少一个孔，并在其中形成电导体。
41.按照权利要求35所述的方法，还包括在所述至少一层金属互连层之上形成介质层，并在所述介质层之上形成第二金属互连层。
42.按照权利要求35所述的方法，其中所述遮光层是共形淀积层。
43.按照权利要求35所述的方法，其中所述遮光层是平面层。
44.按照权利要求35所述的方法，其中所述遮光层是导电层。
45.按照权利要求35所述的方法，其中所述遮光层是电绝缘层。
46.按照权利要求35所述的方法，其中所述成像装置是CMOS成像装置。
47.一种形成CMOS成像装置的像素阵列的方法，包括在衬底之上和之内形成相互隔离的CMOS像素的阵列，各所述CMOS像素由下列步骤形成在所述衬底内形成光电二极管；在所述光电二极管之上形成第一介质层；在所述介质层之上形成遮光层；在所述光电二极管的至少一部分之上方的所述遮光层中形成开口；以及在所述遮光层之上形成多层金属互连层。
48.按照权利要求47所述的方法，还包括形成用以将电荷从所述光电二极管转移到扩散区的转移晶体管的步骤。
49.按照权利要求47所述的方法，还包括形成一扩散区，该扩散区被连接而从所述光电二极管接收电荷。
50.按照权利要求47所述的方法，还包括在第二介质层之上形成第一金属互连层，在所述第一金属互连层之上形成第三介质层，以及在所述第三介质层之上形成第二金属互连层。
全文摘要
一种经改进的成像装置像素的结构，在像素电路至少但在像素导电互连层之下设有遮光层。遮光层可为不透光(或几乎不透光)材料的薄膜，并有孔供接触体连接到下面的电路。遮光层中的开口露出像素的光电转换器的活性区。
文档编号H01L31/0232GK1802750SQ200480015732
公开日2006年7月12日 申请日期2004年4月8日 优先权日2003年4月10日
发明者H·E·罗德斯 申请人:微米技术有限公司
技术领域：
本发明涉及光电成像装置的遮光层以及形成和使用遮光层的方法。
背景技术：
CMOS成像器电路包含像素单元的焦平面阵列，每一个单元包括光电转换器(例如，光电门、光电导体或光电二极管)，用以在衬底区域产生和累积光引起的电荷。读出电路与各像素单元连接，包含至少一个输出晶体管，它接收来自掺杂的扩散区的光产生的电荷，产生输出信号由像素存取晶体管周期性地读出。成像装置可以任选地包含一个晶体管，用以将电荷从光电转换器转输到扩散区，或者扩散区可直接连接到光电转换器(或光电转换器的一部分)。一般还设有一个晶体管，用以将扩散区复原至在它接收光产生的电荷之前的预定电荷量级。CMOS成像器电路往往与一滤色器连接，例如用于辨别变化的光波长的Bayer滤色器。
一个典型的三晶体管(3T)像素的CMOS成像器像素电路包含用以将光生电荷送至扩散区的光电二极管；用以将复原扩散区复原的复原晶体管；用以产生输出信号的其栅极与扩散区连接的源极跟随器晶体管；以及用以将源极跟随器晶体管与像素阵列的一个列线有选择地连接的行选择晶体管。另一个典型的CMOS成像器像素采用四晶体管(4T)结构，它与3T结构相似，但还使用了一个转移晶体管(transfertransistor)，控制来自光电二极管的电荷通向扩散区和源极跟随器晶体管，以供输出。
示范性的CMOS成像电路、其制造步骤以及成像电路中各CMOS元件功能详细说明于下列专利文献例如授予Rhodes的美国专利No.6140630、授予Rhodes的美国专利No.6376868、授予Rhodes等人的美国专利No.6310366、授予Rhodes的美国专利No.6326652、授予Rhodes的美国专利No.6204524以及授予Rhodes的美国专利No.6333205。上述各专利公开被整体引用而纳入本申请。
典型的成像装置具有遮光层，遮光层具有一些开口，在将像素电路其余部分遮光时对入射光露出光电转换器的至少一部分。遮光层用以更好地分隔邻近像素所接收的光信号并防止在像素中的不适当位置上产生光电流，使得成像装置可实现较少模糊、弥散及其它不良影响的更高分辨率的图像。遮光层也可用于与像素有关的电路的保护。
在先有技术中，遮光层一般形成在集成电路的金属互连层中(例如，M1层、M2层或M3层(若使用))。金属化层的遮光层结构有一些缺点，例如将金属层的使用限制在遮光而不是正常的导电互连用途。此外，在上金属化(导电互连)层中用遮光层与感光区域隔开，可能增加像素中的光导(light piping)和光影(light shadowing)，这可能导致器件功能的失误。
发明内容
本发明通过提出一种改进的成像装置像素结构来克服上述这些缺点，该改进的成像装置像素结构中，在像素电路上面但在金属互连层下面设遮光层。该遮光层可为采用适形的或平坦的不透光(或几乎不透光)材料的薄膜，其上有开孔供导体从导电互连层穿到下层电路。遮光层中开口露出像素光电转换器的感光区域。本发明还涉及遮光层形成方法和包含遮光层的成像装置。本发明的遮光层及其形成方法特别地适用于CMOS成像装置。
遮光层结构保护下层电路而留下金属化(导电互连)层用于正常的信号路径之用。在克服例如模糊、弥散、光导和光影这些不良影响的同时实现像素的光隔离。
通过以下说明本发明各实施例的附图和详细解释，本发明的种种特征和优点将更加显而易见。
图1是本发明的一个像素的分解透视图。
图2和2a是图1中的像素在线2-2′截取的局部剖面图，还示出另一导电互连层。
图3表示本发明的图1和图2所示电路的制造步骤。
图4表示在图3所示电路制造步骤之后的制造步骤。
图5表示在图4所示电路制造步骤之后的制造步骤。
图6表示在图5所示电路制造步骤之后的制造步骤。
图7表示在图6所示电路制造步骤之后的制造步骤。
图8表示在图7所示电路制造步骤之后的制造步骤。
图9表示在图8所示电路制造步骤之后的制造步骤。
图10表示在图9所示电路制造步骤之后的制造步骤。
图11表示与图1和图2所示的4T像素类似的3T像素沿图1的线2-2′截取的通过同一像素剖面部分的局部剖面图。
图12表示本发明的集成在CMOS成像器系统内的像素阵列。
图13表示与图1所示相同的4T像素的电路图。
图14表示本发明的包含至少一个如图12所示的CMOS成像装置的处理器系统。
发明的详细说明以下，参阅构成本说明书的一部分的附图进行详细说明，附图所示的仅为举例说明可以实现本发明的各实施例。对这些实施例作了充分详细的描述，使本领域技术人员可以实现和使用本发明。但应理解，可以使用其他实施例，可以进行各种结构、逻辑和电气上的变化以及所用材料的变化而并不偏离本发明的精神和范围。此外，揭示了一些加工步骤以及加工步骤的特定顺序，然而，加工步骤的顺序并不限于本文所述的顺序，如本领域公知可以加以改变，除了一些必须按一定顺序进行的步骤以外。
“晶片”和“衬底”应理解为包括(可互换为)硅、绝缘物上硅(SOI)或兰宝石上硅(SOS)、掺杂与未掺杂的半导体、由底层半导体支持的硅外延层以及其他半导体结构。而且，在下文提及“晶片”或“衬底”时，可以使用先前的加工步骤在基底半导体结构或基底之上或之内构成区域、结或材料层。此外，半导体不一定为基于硅的，而可以基于硅-锗、锗、砷化镓或其它已知的半导体材料。
“像素”指包含将电磁辐射转换为电信号的光电转换元件和晶体管的光电元件单元。本说明书中，所述的像素仅以4T像素电路为例加以图示和说明。但应该理解本发明并不限于四晶体管(4T)像素，而是可以适用于具有比四个晶体管少些(例如3T)或多些(例如5T)的其它像素结构。尽管以一个像素的结构和制造为例对本发明进行描述，但应该理解这个像素是成像装置阵列中许多像素的代表。此外，尽管本发明在下文以CMOS成像装置为例进行描述，但本发明同样适用于含有像素的任何其它固态成像装置。因此，以下的详细说明并不具有限制意义，本发明的范围仅由所附的权利要求书加以规定。
现在参阅附图，其中相同元件标以相同标号，图1和2表示本发明的示范性实施例，以用光电二极管14作为光电转换器的四晶体管(4T)CMOS像素12为例说明。光电二极管14形成在典型的p型衬底10上，包括n型导电区18和在n型区18的最上层的p型薄导电层20。应该理解，图1只是表示单个像素12的电路，正如本技术领域所周知，实际使用中有按行和列排列的像素12的M×N阵列，而使用行和列选择电路访问阵列中的像素12。所示像素12可以用浅沟道隔离区42与阵列中其它像素横向隔离。为简单起见，只在像素12的一边画出隔离区42，实际上它可以沿像素12全部的周边延伸。
图1(和图2)所示的4T CMOS像素12部分地形成在衬底10的掺杂的p型区16之上和之内，它包含光电二极管14、转移栅极22、复原栅极28、源极跟随器栅极32和行选择栅极36。转移栅极22构成转移晶体管的一部分，以电的方式控制光电二极管14积累的电荷通向扩散区24。在浮置扩散区24的第一导体26通过第二导体34与源极跟随器晶体管栅极32电连接(尽管导体例如26和34没有在图1的分解剖面图上画出，它们会沿着与之相随的虚线到达导电路径50)。两个导体26和34通过导电互连层(例如M1层)中的导电路径50电连接。与转移晶体管共有浮置扩散区24的是具有栅极28的复原晶体管。复原晶体管通过具有导体30的源/漏区与电压源(Vdd)连接，向浮置扩散区24提供复原电压。
在图13画出图1像素的等效电路，正如本技术领域周知，像素12由复原(RESET)、转移(TRANSFER)和行选择(ROW SELFCT)信号运行。如图13所示，通过除去虚线框22’内包含的部分(即转移晶体管)并将光电二极管14的输出与p型区16内浮置扩散区24电连接，而浮置扩散区24与源极跟随器晶体管栅极32连接，4T电路就可以变换为3T电路。
在像素12电路上有遮光层44，如图1所示，遮光层由不透明材料构成，防止光能量辐射到下面电路。遮光层44材料可以有WSix、W、TiN、Ti、Co、Cr、poly/WSix、Al、Ti/Al、TiSi2/Al和Ti/Al/TiN，或者具有所要求的遮光、电气和物理特性的其它材料。遮光层44可以非常薄。例如，与厚度约为1000-10000的一般金属互连层比较，遮光层44只需要厚到能遮光即可，约为100-3000。在这个范围内的特定厚度可以根据遮光层44材料的光吸收/反射特性来确定。最好不到1％的入射到遮光层44的光能穿透到下面的晶片。如图2及参照该图的描述所示，透明介质层52可位于遮光层44和下面的像素12之间。再参阅图1，包含导电互连图案50的M1层形成在遮光层44上，遮光层44位于像素晶体管和M1层之间。作为一种任选方式，假如遮光层44不导电，层54可以被省略，第一导电互连层50可以直接形成在遮光层44上。
遮光层44确定在光电二极管14上的开口46，以容许光通过而到达该光电二极管。遮光层44(假如导电)也可以任选地通过接地电路47接地，这样可以为下面的像素电路提供电屏蔽。在另一实施例中，遮光层44可以用作周边的导电条。在遮光层44还有其它的孔48，使得在上面的导电互连层50、60(例如M1、M2等)和下面的像素电路(例如22、28、32、36)之间各个电路接触柱26、30、34、40、38能处于电连接。
图2和2a表示图1的像素12沿线2-2′截取的另一局部剖面图，其中增加了某些细节。如图所示，透光的第一介质层52可设在像素12上，介质层52的上表面高过像素12的晶体管栅极(例如栅极22)的高度。如图2a所示，该遮光层44(以及像素单元的其它层)可以共形地淀积。与第一介质层52具有相同透光和绝缘特性的第二介质层54可以形成在遮光层44上(并形成在开口46内)。在第二介质层54上可以形成第一导电互连层50(例如M1层)，第一导电互连层50可以通过位于孔48中穿过各层52、54、44的接触体(例如导体26)连接下面的电路。如图2和2a所示，在第一导电互连层50之上还有其它层，例如与其它两个介质层52和54具有相同透光和绝缘特性的第三介质层56。在该第三介质层56上可以形成第二导电互连层60，第二导电互连层60可以通过导体58与第一导电互连层50(或者像素12电路或成像装置的其它部分)电连接。在第二导电互连层60之上还可以形成其它介质层、导电互连层或钝化层，但为了简明起见在图上没有画出。图1以及图2和2a所示的像素12器件可以按下述方法制造。
图3表示加工的起始步骤。如上在讨论图1时所述，在衬底10内每个像素12用隔离区42隔开，隔离区42最好是STI(浅沟道隔离)区，但也可用LOCOS工艺形成。图3表示己形成的STI隔离区42。STI隔离区42可以使用光刻胶掩模、图案化和蚀刻而在在需要成为隔离区42的地方形成沟道。然后，除去光刻胶层。用CVD、LPCVD、HDP或其它适用的手段在沟道中形成一层介质材料层(例如，二氧化硅、氮化硅、氧化物-氮化物、氮化物-氧化物或氧化物-氮化物-氧化物等)。在用介质材料填充沟道后，例如用CMP或RIE干法蚀刻工艺对晶片作平坦化处理，处理完毕的隔离区如图3所示，包围像素12区域。
接着，如图4所示，形成晶体管各栅极(包括图1和2所示的转移栅极22)。标准的MOS栅极的形成是在衬底10上先形成栅极氧化物层100(例如氧化硅)，再在栅极氧化物层100上形成经掺杂的多晶硅层102(多晶硅层可以用掺杂剂在原位置掺杂或在此后离子注入)，再形成绝缘帽层106(例如氧化物或氮化物)。再用例如图案化的光刻胶掩模覆盖这些层100、102、106，经过蚀刻后留下将是晶体管栅极叠层(其中包括转移栅极22)。在另一实施例中，硅化物层104(在图2中，而不在图4中)可形成在多晶硅层102上。然而，最好省去硅化物层104。此外，正如本技术领域所周知，在加工过程中可以进行Vt离子注入。
在形成栅极叠层(例如晶体管栅极22)以后，在衬底10进行掺杂注入108，在像素12的一部分下面形成p型区16。光刻胶掩模160防止注入108掺杂到像素12上以后要形成光电二极管的区域(见图2)。作为一种选择方案，p型区16也可以通过覆盖式注入(blanketimplant)来形成。然而，应注意，在整个工艺过程中所使用的掺杂剂导电类型可容易地反转而形成PMOS型像素结构，与NMOS像素相反。
在形成p型区16以后，使用另一次注入118形成邻近晶体管栅极叠层22的浮置扩散区24，如本技术领域周知(其它晶体管的源/漏区23可以同时形成)。浮置扩散区24就作为该转移晶体管的源/漏区。浮置扩散区24的注入118可以用大约1×1012至2×1016离子/cm2的离子注入剂量进行。在一优选实施例中，该注入118的注入剂量范围大约为4×1012至2×1015离子/cm2，浮置扩散区24通过扩散完成。
光电二极管14(见图2)包含p-n-p结构，该结构由下面的p型衬底10、在p型阱16内n型区18和在n型区18上的p型层20构成。光电二极管14的各层(即层10、18和20)可以按图5和6所示地形成。图5表示衬底10被覆盖图案化的光刻胶膜110的掩模，进行另一次第二导电类型(这里为n型)的离子注入112。这就在像素12光敏区内并在转移栅极22之下形成n型区18。可以使用斜角入射的离子注入112形成区18，以达到光电二极管14的一定空间特征。
如图6所示，在除去光刻胶膜110以后，在晶体管栅极22上形成绝缘层120(该同一层120也可以构成对其它晶体管栅极的侧壁隔层)。在晶体管栅极22上局部地形成另一层光刻胶膜111的掩模，进行掺杂注入114形成光电二极管14的p型顶层20。作为任选方案，也可采用斜角入射的离子注入114。光电二极管14称为“牵制”光电二极管14，因为当光电二极管14被充分耗尽时它的电位被牵制在恒定值上。
如图7所示，介质层52淀积在包含晶体管栅极22的像素12的电路上。该介质层52应该是透光的，从而不会阻碍光入射到光电二极管14。介质层52可以包括例如硅氧化物或氮化物、玻璃或聚合物材料，可以用蒸发技术、CVD、PECVD、溅射或本技术领域众所周知的其它技术进行淀积。介质层52可以用例如CMP或RIE蚀刻的各种技术做平坦化处理。或者，假如要求共形的介质层(见图2a)可以不做平坦化加工步骤。通过在介质层52上淀积一层不透明或几乎不透明材料作为一层薄膜，在介质层52上形成遮光层44。遮光层的厚度最好约为100-3000。遮光层44的厚度和材料应该使得只有不到1％的入射光能透射，遮光层44可以是导电层或绝缘层。遮光层44的材料可以有例如WSix、W、TiN、Ti、Co、Cr、poly/WSix、Al、Ti/Al、TiSi2/Al和Ti/Al/TiN。可以运用例如蒸发技术、物理淀积、溅射和CVD等传统方法在介质层52上淀积上述这些材料。遮光层44可以是共形层或平面层。遮光层44可以是导电的或绝缘的。假如遮光层44由导电材料构成，就可以接地，因而提供电屏蔽，保护下面的像素电路不受上面的导电互连层即金属化层(在后续步骤中形成)的影响。与先有技术中在M1和/或M2层中形成的遮光层比较，遮光层44位置相对地靠近下面的光电二极管。因此，光导和光影的不良影响得以克服。
接着，如图8所示，在遮光层44上形成图案化的光刻胶掩模122。此后，蚀刻遮光层44，形成在光电二极管14上面的开口46。介质层52可以作为蚀刻止挡层。如图9所示，第二介质层54再淀积在遮光层44上和第一介质层52上开口46内。该介质层54可以与第一介质层52具有相同或相似的组成、透光和介质特性，并可以相似的方式淀积。第二介质层54可以用CMP或者RIE蚀刻技术进行平坦化处理，或者也可以是共形的层。在第二介质层上形成图案化的光刻胶膜124，接着刻蚀晶片，形成穿过两层介质层52和54和遮光层的孔48，露出衬底上的包含浮置扩散区24的活性区。
如图10所示，在孔48内形成到达像素12电路的活性区的导体。作为任选方案，可以在孔48内淀积薄绝缘层(未画出)，使遮光层(若为导电)与导体电绝缘。在浮置扩散区24上形成一种这样的导体26。在第二介质层54上淀积与导体26电连接的最好是金属的导电互连层50，构成M1层。若导电互连层50由不透光材料形成，最好不要延伸到开口46和光电二极管14上面。然而，例如多晶硅的透光或半透光材料可用于导电互连层50，若如此，它们可以覆盖在光电二极管14上(如果想要这样)。
浮置扩散区24通过若干标准金属化步骤与源极跟随器晶体管栅极32电连接，例如形成到浮置扩散区24的导体26；形成到源极跟随器晶体管栅极的导体34(见图1)；再在导体26和34之间形成导电互连50。导体26与M1导电互连层50电连接，并通过导电互连层50与源极跟随器晶体管栅极32和集成电路(像素12是其一部分)的其余部分电连接。可以后续附加的处理，例如形成覆盖的介质层56和第二导电互连层60(M2)的其它工艺处理，这是本技术领域周知的。
如上指出，本发明的遮光层44适合用于任何CMOS像素电路，而不论在像素电路中使用多少个晶体管。图11表示3T像素112的剖面图，3T像素12与上述4T电路大部分相似，不同之处是去掉了转移栅极22。光电二极管14通过浮置扩散区24、导体26、M1导电互连层50和导体34与源极跟随器栅极32直接电连接。不再需要转移晶体管控制光电二极管14产生的电荷流动，因为浮置扩散区24与光电二极管14直接电接触。然而，仍然设有复原栅极28，并通过接触体30和部分导电路径50与电压源(Vdd)电连接。
图12表示具有包含如图1至图11所示上述方式构成的像素12的像素阵列200的CMOS成像装置308的方块图。像素阵列200由多个像素12按预定数量的列和行排列组成。阵列200中每行的像素12可以由行选择线同时全部选通，每列的像素12由列选择线选择地输出。对于整个阵列200有多个行线和列线。行线由行驱动器210响应行地址解码器220而选择地被驱动，列选择线由列驱动器260响应例地址解码器270而选择地被驱动。因此，各像素12都具有行和列的地址。
CMOS成像装置308由控制电路250运行，控制电路250控制地址解码器220、270和行与列驱动电路210、260，地址解码器220、270选择要读取的像素的行线和列线，行和列驱动电路210、260施加驱动电压在所选择的行和列的驱动晶体管上。存储器275例如SRAM可以与阵列200和控制电路250通信。串行器模块280和SFR(特定功能寄存器)设备285可各自与控制电路250通信。作为任选方式，可在成像装置308中装入本机电源290。
一般说，一旦接收到光输入并产生电荷在阵列200上的成像装置308中就会开始信号流动。该信号被输出到读出电路，再输出到模/数变换器。此后，该信号被传送到处理器，再传送到串行化器，然后该信号就可从成像装置输出到外部硬件。
图14表示系统300，一个典型的被改为包括图12所示的成像装置308和对系统300的输入设备的基于处理器的系统。成像装置308也可以接收来自系统300的控制或其它数据。可使用成像装置308的基于处理器的系统的例子包括(但不限于)计算机系统、摄像机系统、扫描仪、机器可读系统、车辆自动驾驶系统、可视电话、监视系统、自动聚焦系统、行星跟踪系统、运动检测系统、图像稳定系统以及其它系统。
系统300包含例如中央处理单元(CPU)302，它通过总线304与各种设备通信。与总线304连接的一些设备(例如包括输入/输出(I/O)设备306和成像装置308)提供与系统300的进出通信。与总线304连接的其它设备有存储器，例如包括随机存取存储器(RAM)310、硬盘驱动器312以及例如软盘驱动器314和光盘(CD)驱动器316的一个或多个外围存储设备。成像装置308可以与处理器(例如，CPU、数字信号处理器或微处理器)一起集成在一个集成电路上。
以上描述的方法和器件说明可以使用和产生的许多例子中的优选方法和典型器件。上述叙述和
实现本发明的目标、特征和优点的实施例。然而，不能推断本发明只限于以上描述和图示的实施例。对本发明的任何修改(虽然现在无法预料)只要不脱离下述权利要求的精神和范围都应该被认为是本发明的一部分。
权利要求
1.一种成像装置，包括像素光电转换器；与所述像素光电转换器电连接的像素电路；遮光层，所述遮光层设于所述像素电路之上，并在所述光电转换器之上有透光区域；以及至少一层互连层，所有所述互连层设于所述遮光层之上。
2.按照权利要求1所述的成像装置，其中所述像素电路包含将所述光电转换器与扩散区电连接的转移晶体管，所述扩散区通过设于所述至少一层互连层的导体与一个晶体管栅极电连接。
3.按照权利要求2所述的成像装置，其中所述导体设于在所述遮光层之上的第一金属互连层中。
4.按照权利要求1所述的成像装置，其中所述光电转换器与扩散区电连接，所述像素电路还包含将所述扩散区与一晶体管栅极电连接的导体，所述导体设于所述至少一层互连层。
5.按照权利要求4所述的成像装置，其中所述导体设于在所述遮光层之上的第一导电互连层中。
6.按照权利要求1所述的成像装置，其中所述光电转换器是从由光电二极管、光电门和光电导体构成的一组中选择的光电传感器。
7.按照权利要求1所述的成像装置，其中所述光电转换器是光电二极管。
8.按照权利要求1所述的成像装置，其中所述遮光层是导电层。
9.按照权利要求1所述的成像装置，其中所述遮光层是电绝缘层。
10.按照权利要求1所述的成像装置，其中所述遮光层的所述透光区域是所述遮光层中的开口。
11.按照权利要求1所述的成像装置，其中所述遮光层包含由钨、硅化钨、钛、氮化钛、钴、铬、多晶硅-硅化钨、铝、硅化钛以及它们的组合所构成的一组中选择的一种材料。
12.按照权利要求1所述的成像装置，还包括与所述遮光层电接触的接地电路。
13.按照权利要求1所述的成像装置，还包括在所述遮光层中形成的让导体从中穿过的若干个孔。
14.按照权利要求1所述的成像装置，其中所述至少一层互连层中至少包含第一互连层和在所述第一互连层之上的第二互连层。
15.按照权利要求1所述的成像装置，其中所述遮光层的厚度为约100至约3000。
16.按照权利要求1所述的成像装置，其中所述遮光层让少于1％的照射其上的光透过而到达下面的所述像素电路。
17.按照权利要求1所述的成像装置，其中所述至少一层互连层在覆盖所述光电转换器的区域上至少部分地透光。
18.按照权利要求1所述的成像装置，其中所述遮光层是所述像素电路之上的平面层。
19.按照权利要求1所述的成像装置，其中所述遮光层是所述像素电路之上的共形层。
20.按照权利要求1所述的成像装置，其中所述成像装置是CMOS成像装置。
21.一种含有至少一个CMOS像素传感器单元的集成电路，所述像素传感器单元包括半导体衬底；在所述衬底内的光电传感器；在所述衬底之上的晶体管栅极，用以控制由所述光电传感器产生的电荷；在所述衬底和所述晶体管栅极之上、但在所述集成电路的所有导电互连层之下的阻光膜，其中，所述阻光膜在所述光电传感器之上有一开口；以及在所述阻光膜之上的第一导电互连层。
22.按照权利要求21所述的CMOS像素传感器单元，其中所述转移晶体管通过栅极控制电荷从所述光电传感器流向源极跟随器晶体管。
23.按照权利要求21所述的CMOS像素传感器单元，其中所述第一导电互连层将用以从所述光电二极管接收电荷的区域与源极跟随器晶体管的栅极电连接。
24.按照权利要求21所述的CMOS像素传感器单元，其中所述阻光膜被接地。
25.按照权利要求21所述的CMOS像素传感器单元，其中所述阻光膜上有孔，以让接触体穿过而到达下面的所述像素传感器单元的电路。
26.按照权利要求21所述的CMOS像素传感器单元，其中所述光电传感器是光电二极管。
27.一种成像系统，包括处理器；以及与所述处理器电连接的成像装置，所述成像装置包含CMOS像素阵列，所述阵列的至少一个像素包括像素光电转换器；与所述像素光电转换器电连接的像素电路；遮光层，所述遮光层设于所述像素电路之上，并在所述光电转换器之上有透光区域；以及至少一层互连层，所有所述互连层设于所述遮光层之上。
28.按照权利要求27所述的成像系统，其中所述至少一层互连层至少包含第一互连层和在所述第一互连层之上的第二互连层。
29.按照权利要求27所述的成像系统，其中所述遮光层的厚度为约100至约3000。
30.一种CMOS成像装置的像素，具有与光电转换器电连接的像素电路并通过至少一层导电互连层互相电连接，包括位于所述像素电路和任何导电互连层之间的遮光层，在所述光电转换器之上有一透光区域。
31.按照权利要求30所述的CMOS成像装置的像素，其中所述遮光层形成得让不到1％的照射其上的光透射到所述像素电路。
32.按照权利要求30所述的CMOS成像装置的像素，其中所述遮光层是共形层，通过一介质层与所述像素电路隔开。
33.一种CMOS成像装置，包括具有多个像素的像素阵列，各所述像素含有与一光电转换器电连接的像素电路和设于所述像素电路和任何金属互连层之间的遮光层，所述遮光层在所述光电转换器之上有一透光区域，其中，由所述像素阵列响应光输入而产生电信号流；读出电路，用来从所述像素阵列接收所述电信号流；模数变换器，用来从所述读出电路接收所述电信号流；处理器，用来从所述模数变换器接收所述电信号流；以及串行化器，用来从所述处理器接收所述电信号流。
34.按照权利要求33所述的CMOS成像装置，其中所述电信号流从所述成像装置输出到外部硬件。
35.一种形成成像装置的像素的方法，包括在衬底中形成光电转换器；在所述衬底之上形成一遮光层，所述遮光层形成得让光通过而到达所述光电转换器；以及在所述遮光层之上形成至少一层金属互连层，其中，所有所述形成的金属互连层形成在所述遮光层之上。
36.按照权利要求35所述的方法，其中所述遮光层包含由钨、硅化钨、钛、氮化钛、钴、铬、多晶硅-硅化钨、铝、硅化钛及其组合所构成的一组中选择的一种材料。
37.按照权利要求35所述的方法，其中所述遮光层的厚度为约100至约3000。
38.按照权利要求35所述的方法，其中所述遮光层形成得阻止至少99％的照射所述遮光层的光透射到下面的电路。
39.按照权利要求35所述的方法，其中所述遮光层在所述光电转换器之上开有透光孔。
40.按照权利要求35所述的方法，还包括在所述遮光层中形成至少一个孔，并在其中形成电导体。
41.按照权利要求35所述的方法，还包括在所述至少一层金属互连层之上形成介质层，并在所述介质层之上形成第二金属互连层。
42.按照权利要求35所述的方法，其中所述遮光层是共形淀积层。
43.按照权利要求35所述的方法，其中所述遮光层是平面层。
44.按照权利要求35所述的方法，其中所述遮光层是导电层。
45.按照权利要求35所述的方法，其中所述遮光层是电绝缘层。
46.按照权利要求35所述的方法，其中所述成像装置是CMOS成像装置。
47.一种形成CMOS成像装置的像素阵列的方法，包括在衬底之上和之内形成相互隔离的CMOS像素的阵列，各所述CMOS像素由下列步骤形成在所述衬底内形成光电二极管；在所述光电二极管之上形成第一介质层；在所述介质层之上形成遮光层；在所述光电二极管的至少一部分之上方的所述遮光层中形成开口；以及在所述遮光层之上形成多层金属互连层。
48.按照权利要求47所述的方法，还包括形成用以将电荷从所述光电二极管转移到扩散区的转移晶体管的步骤。
49.按照权利要求47所述的方法，还包括形成一扩散区，该扩散区被连接而从所述光电二极管接收电荷。
50.按照权利要求47所述的方法，还包括在第二介质层之上形成第一金属互连层，在所述第一金属互连层之上形成第三介质层，以及在所述第三介质层之上形成第二金属互连层。
全文摘要
一种经改进的成像装置像素的结构，在像素电路至少但在像素导电互连层之下设有遮光层。遮光层可为不透光(或几乎不透光)材料的薄膜，并有孔供接触体连接到下面的电路。遮光层中的开口露出像素的光电转换器的活性区。
文档编号H01L31/0232GK1802750SQ200480015732
公开日2006年7月12日 申请日期2004年4月8日 优先权日2003年4月10日
发明者H·E·罗德斯 申请人:微米技术有限公司
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