具有凹口浮动栅以及分级源区的可缩放的快闪eeprom存储元件及其制造方法
专利名称：具有凹口浮动栅以及分级源区的可缩放的快闪eeprom存储元件及其制造方法
技术领域：
本发明涉及电可擦除且可编程只读非易失性存储器(EEPROM)单元或 更具体地说涉及快闪EEPROMo本发明还涉及包括若干以这种存储单元的行 和列为矩阵的形式布置的这种EEPROM存储单元的存储器阵列。
背景技术：
一种现有技术的快闪存储器装置是叠层栅快闪EEPROM，其中单个叠层 栅晶体管组成存储单元。它编程为传统的UV可擦除EPROMJ吏用向浮动栅 注射热电子的机制，并且M Fowler-Nordheim隧道效应机制从浮动栅至鹏极区 :^iS行擦除。这种装置具有以下缺点(1)擦除灵敏度过高,其中即使当存储单 元的栅极被取消选定并且在地电位被偏置时，存储单元可以被擦除至一个负的 阈值电压，从而使存储单元处于导电状态,，以及(2)高的编程电流，其需要 舰制虫的电源电压来对存储单繊4彌程，例如参见美国专利4698787。第二种类型快闪存储器装置使用分割栅配置。这种配置消除了擦除灵敏 度过高，这是因为即使浮动栅是被过擦除，沟道中的导电需要在另一部分沟道 之上的控制栅偏置。然而，编程和擦除机制和叠层栅配置是相同的。这种配 置的缺点是它增加了存储单元的尺寸并且由于分割栅配置其可能要承受对准灵 敏度的要求。例如参见美国专利5029130。另一鄉快闪存储器存储单元使用所谓的源极侦胜入技术，其最小化热电 子编程电流从而芯片上电压倍增器可用于提供来自单个5或3.3 V电源的足够的编程电流。然而，这些存储单元的结构仍然可能具有以下缺点0)对准灵 敏度，(2)缺乏可缩放性以及(3)需要在单元尺寸和耦合比率之间折衷。例 如参见美国专利5194925。美国专利5303187、 4462090以及5280446公开了具有选择栅、控制栅、源极以及漏极四个终端的单个晶体管存储单元。然而美国专利5303187中公开 的存储单^M:电子隧道从浮动栅到衬底(参见第5栏第64-68行)进行擦除。 因为浮动栅以及衬底间駄的电容，由于弱耦合比率这是不^^迎的。因此， 需要一种较高的电压，除。此外，需要负电压提供用于n型存储单元的擦除 操作的电势。这就需要提供高的PMOS结击穿电压以及高的场隔离阈值电压以 及低的PMOS晶体管本身效应的处現以便该电路可以提供足够幅度的负电压 来获得必要的擦除操作。美国专利4462090以及5280446都公开了用于选择栅的分割栅配置。用于 选# 的这种分害娜配置由于未对准可能导致击穿灵驗。美国专利5338952公开了一种分割栅存储单元，其具有形成为垫片的浮动 栅，该垫片配置在选择栅的相邻处并且在控制栅的下方。然而利用这种配置在 浮动栅以及控制栅之间存在不够数量的电容耦合。最后，上述设计在擦除操作期间可能遭受雪崩或者带至带击穿，其中源结 被偏置相对比较高的电势。击穿电压精密地依靠结曲率以及在结边缘的氧化物 厚度。随着存储单元在尺寸上不断縮小，由于在可縮放技术中热循环的减少， 曲率的优化程度数U了限制。发明内容本发明是一种电可擦除且可编程存储器装置，包括第一导电类型半导体材 料的衬底，在衬底中形成的具有一定距离间隔且具有不同于第一导电类型的第 二导电鄉的第一和第二区域，其间具有沟道区，形成于沟道区第一部分之上 并与之绝缘的导电选择栅，具有底面的导电浮动栅，其配置在第一区域以及沟 道区第二部分之上并且通过绝缘材料与之绝缘，其中凹口形成在底面之上，具 有和第一区域边缘相对准的边缘或配置在第一区域之上的边缘，以及导电控制 栅具有配置在浮动栅相邻处的第一部分。本发明的另一方面,电可擦除且可编程存储器装置包括第一导电类型半 导体材料的衬底，在衬底中形成的具有一定距离间隔且具有不同于第一导电类 型的第二导电类型的第一和第二区域，其间具有沟道区，其中沟道区包括相邻 于第一区域的第一部分以及相邻于第二区域的第二部分，配置在沟道区第二部 分上并且与之绝缘的导电选择栅，用于控制沟道区第二部分的导电性，具有完 全配置在第一区域上并且与之绝缘的第一部分的导电浮动栅，用于产生控制沟道区第一部分导电性的边缘场，其中浮动栅第一部分包括完全配置在第一区域 上并且与之绝缘的底面以及从底面伸出且远离衬底的一个侧面，以及导电控制 栅，其具有与浮动栅相邻设置的第一部分。本发明的另一方面是一种在第一导电类型的半导術寸底上制造存储装置的 方法，包括在衬底上形成具有一定距离间隔的第一和第二区域，其具有不同于 第一导电类型的第二导电类型，其中沟道区被限定在第一和第二区域之间的衬 底中，在沟道区第一部分之上形成并与之绝缘的导电选择栅，形成具有底面的 导电浮动栅，其配置在第一区域以及沟道区第二部分之上并且与之绝缘，其中 浮动栅的形成包括，在底面上形成凹口，该底面具有与第一区域边缘相对准的 边缘或设置在第一区域之上的边缘，以及形成导电控制栅，其具有与浮动栅相 邻设置的第一部分。本发明还有一个方面在于存储驢的方法，包括在衬底中形成的具有一 定距离间隔且具有不同于第一导电类型的第二导电类型的第一和第二区域，其 中沟道区被限定在第一和第二区域之间的衬底内，以及其中沟道区包括与第一 区域相邻的第一部分以及与第二区域相邻的第二部分，在沟道区第二部分上形 成并且与之绝缘的导电的选择栅，用于控制沟道区第二部分的导电性，形成具 有完全设置在第一区域上并且与之绝缘的第一部分的导电浮动栅，用于产生控 制沟道区第一部分导电性的边缘场，其中浮动栅第一部分包括完全设置在第一 区域上并且与之绝缘的底面以及从底面伸出而远离衬底的一个侧面，以及形成 导电控制栅，其具有与浮动栅相邻设置的第一部分。M31参考说明书、权利要求书以及附图，本发明的其它目标以及特征将会 变得明显。
附图1A到1H的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤。附图2的示意性的横断面视图展示了本发明的存储单元。附图3A到3C的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第一替换实施例。附图4A到4C的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第二替换实施例。附图5A到5D的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第三替换实施例。附图6A到6C的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第四替换实施例。
具体实施方式
存储单元制造附图1A到1E示出根据本发明的非易失性存储单元的制造方法。以下描 述的参数取决于设计规则以及加工技术阶段。本领域的技术人员可以理解的 是，本发明不局限于任何具体的加工技术阶段，也不局限于以下描述的任何工 艺参数的特定值。此外，以下方法描述集中在单个存储单元的形成，实际上大 量这种存储单元是同时形成的，其在以列排列的有源区首尾相连来扩展。这种 存储单元的列是由绝缘区域的列隔开的，其中的形成是本领域公知的。人们注意到，如这里^顿的，术语"上方"以及"在..上"都包含"直接 在...上"(没有中间材料、元件或置于其间的间隔)以及"间接地在...上"(中 间材料、元件或置于其间排列有间隔)。同样J4术语"相邻"包括"直接相邻" (没有中间材料、元件或其间设置的间隔)以及"间接地相邻"(中间材料、 元件或其间设置的间隔)。例如，"在衬底上方"形成元件可以包括直接在衬 底上而在其间没有中间材料/元件来形成元件，以及间接在衬底上、在其间具有 一个或多个中间材料/元件而形成元件。附图1A示出半导体衬底(或衬底阱)IO的横断面视图，其tti^的是P导 电类型并且在本领域是公知的。第一层绝缘材料12，优选的为二氧化硅(以 下称为"氧化物")通过诸如氧化或氧化物沉积(例如化学蒸汽沉积或CVD) 之类的公知技术而形成于衬底10上，其具有大约30A的深度。 一层多晶硅14 (以下称为"多晶硅")形成于氧化层12的顶部。多晶硅层14的形成可以通 过公知的处理产生，诸如低压CVD或LPCVD。多晶硅完^iM:原位方法或者 M31传统的注入来掺杂。在tt^实施例中，多晶硅层14具有大约1000A的深 度，并且被注入As (3.0E15齐i遣，25KeV注入能量)。第二层绝缘材料16形成 于多晶硅层14之上，优选的M HTO氧化物沉积处理。然后在氧化层16上 施加适当的光致抗蚀剂材料，并且执行掩模步骤以有选择地从某些掩模区域除 去光致抗蚀剂材料(跨过有源区的多个列的行方向上延伸的条纹20)。其中除去光致抗蚀剂材料，在条纹20中{顿标准刻蚀技术(即各向异性亥i勉处理) 将氧化层16和多晶硅层14的下面部分刻蚀掉。其中不除去光致抗蚀剂，维持 氧化物层16和多晶硅14层。除去残余光致抗蚀剂材料，产生如附图1A所示 的结构。
然后沿着余下结构的侧壁表面形成绝缘垫片。垫片的形成在本领域是公知 的，并且包括在结构的轮廓上沉积一种材料，随后进行各向异性亥卿M，借 此从该结构的水平表面除去该材料，而该材料大量无损的残留在该结构的垂直 方向的表面上。在这种情况下，合成垫片形成如下。氧化物层22形成于该结 构之上，并且氮化硅("氮化物")层24形成于氧化层22之上，如附图1B所 示。执行各向异性氮化物亥鹏，随后是受控的各向异性氧化腐蚀，除合成垫片 26 (包括L形状氧化层22上的垫片状的氮化物层24)之外的氮化物以及大多 数(但是4腿不是所有的)氧化层22/24被除去，如附图1C所示。j柳各向 异性刻tiffl3i不完全除去衬底10上的氧化物12 (以及可能的一些氧化物22) 魏顿衬底的破坏。
使用氮化物亥U蚀除去残余的氮化物24。对该结构的一部分进行掩模，以 及然后通过对该结构的整个表面进行适当的离子注入以在衬底10内形成第--区域(即源区)30。源区30具有不同于衬底10 (例如P掺杂)的导电类型(例 如N掺杂)。在这种情况下，源极区域是N+掺杂。湿法刻蚀接着用于除去任何 暴露的氧化物12/22，随后在衬底的暴露部分上形成氧化层32的氧化过程。产 生的结构如附图1D所示。
接着皿在该结构上形成一层多晶硅36 (如附图1E所示)，多晶硅垫片 34形成于氧化层22的相邻处，随后进行各向异性多晶硅刻蚀以留下多晶硅垫 片34。执行适当的注入步骤以扩展第一区域30以便它们被分级以防止结击穿， 其如附图1F所示。
接下来的掩模步骤保护位于和源极区域30相邻设置的那些多晶硅垫片 34。接着《顿多晶硅刻蚀步骤来除去没有保护的多晶鹏片34。氧化物亥鹏接 着用于除去氧化物22和32的暴露部分。绝缘层40然后形成于该结构之上(例 如4继的是ONO层，其包括连续沉积的绝缘材料的三个薄层，诸如氧化物、 氮化物以及氧化物，其分别具有 60A、 ~70A、 60A的厚度)。多晶硅的厚 层然后沉积在该结构(-1600 A)的上方。接下来的掩模步骤保护沉积的多晶硅位于源极区域30周围的那些部分。沉积的多晶硅的没有保护的部分在多晶硅
亥鹏步骤中被除去，剩下在源极区域30上布置的多晶硅层42并且向上延伸并 在氧化层22和16之上。然后对该整个结构进行适当的离子注入以在衬底10 的曝露部分形成第二区域(即漏区)38。绝缘垫片48然后形成在与多晶磁氧 化物层14/16相邻的衬底上，随后进行另一离子注入以扩展第二区域38，使得 它们被分级以防止结击穿。最终的结构如附图1G和1H所示。
本发明存储单元的最终结构包括限定在源极30以及漏极38之间的衬底的 沟道区44。多晶硅层14形j^储单元的选择栅，其设置在沟道区44的第一部 分上并且与之绝缘。多晶硅垫片34形 储单元的浮动栅，其设置在沟道区44 的第二部分上并且与之绝缘。多晶硅层42形成存储单元的控制栅。
附图2是示出该存储单元的五个导电部件(选择栅14、浮动栅34、控制 栅42、源极30以及漏极38)的横断面视图简图，其舰一或多个绝缘材料层 互相绝缘。存储单元分别通过终端SEL、 CG、 S和D提供给选择栅14、控制 栅42、源极30、以及漏极38的电压来控制。在最后的存储单元结构中，浮动 栅34包括形成其中的凹口 46以便在衬底以及浮动栅的一部分之间形成另外的
(厚的)绝缘。凹口 46的垂直边缘46a与源极区域30的边缘30a相对准， 或微缘46a与源极区域30垂驢叠。因此，源极区域30在凹口 46所提供 的厚的绝缘区域下方结束，使得增加源结的击穿电压，这是因为厚的绝缘减少 了垂直电场以及源结处的电场。为确保这个对准，热退火可用于保证源极区域 扩散到氧化层22之下。替换的，形成源极区域30的离子注入可以冈依形成氧 化层22之后就执行，随后在形成多晶硅垫片34之后进行第二次离子注入(其 几乎不需要或者不需要热退火，其有益于按比例縮小到更小单元尺寸)。通过 凹口 46所提供的厚的绝缘区鄉每会M^浮动栅垫片34和衬底之间的电容，其 于是将在擦除以及编程操作期间增加存储单元的耦合比率并且减少对高压的要 求。
存储单元操作
三个多晶硅存储单元的操作在美国专利No.5912843中已经描述，这里并 入且参考其公开的内容。
存储元件擦除或写入"1"
为了写入"l"或擦除存储元件1，其导致存储元件1处于导电状态,向源极施加一个高电压( 12 V)。漏极、选择栅以及控制栅全部位于地电位。由 于浮动栅和选择栅之间、以及浮动栅和控制栅之间的高电容耦合，以及由于源 极区&划卩浮动栅之间十分小的电容耦合，以及由于源极区域和浮动栅之间的重 叠，在源极和浮动栅之间出现了高百分比的外加电压。这导致电子通过
Fowler-Nordheim隧道机制从浮动栅隧穿到源，艮而并非到衬底，留下具有相对 的正电荷的浮动栅。
对于12V的电源电压，在源结可以产生带至U带的隧道机制，期每会加大 源极电流的幅度。由于芯片上电压倍增器通常用于提供高电压，所以带到带的 隧道电流将会需要一个更稳健的电压倍增器设计。
擦除存储单元的可选方案方式是向控制栅施加负偏压( -8至lJ-10V)，而 选择栅保持在地电位或保持在与控制栅同样的负偏压，并且仅仅提升源极电压 到5 V或接近于Vcc，诸如6-7V。这种方法的优点是源极电压现在处于低位势。 ffl31减少源极电压，为了更高的电流供应能力，它通过更少的泵级而允许直接 从Vcc电源或从电压倍增器提供源极电压。
存储单元编程或写入"0"
为了向存储单元写入"0"，其导致存储单元处于非导电状态，向源极施加 一个高压( 5到8 V)。向控审顺施加第二高压( 10到12V)。漏电压保 持在0 V或小的偏压( 0.3至ljl.0伏特)。小的电压施加到选# ，该电压正 好高于选择栅下方的晶体管的阈值电压Vt (例如Vt十AV，其中AV 0.1 V 到5V)。选择栅的电压导致晶体管从漏极到源极传导小的电流，约为微安量 级。由于施加在控制栅以及源极区域的高压，浮动栅处的电位为高。浮动栅的 高电位将会导致浮动栅下面的沟道区的被拉高。紧在浮动栅左侧边缘以下的衬 底的表面电势测定为低于浮动栅电压( 8 V)大约一伏特。由于选择栅被偏 置刚好高于阈值电压，如上所述，选择栅下面的沟道电位接近于漏电压，其是 0 V或小的偏压。因此大约8 V的电压差形自紧 择栅下面的沟道中的区 域以及紧在浮动栅下面的沟道中的区域上。紧在选择栅下面的沟道的区域和紧 在浮动栅下面沟道的区域之间的间隙宽度大约是500A。因此形成1.5到4MV/cm 的电场，其足够高以至导致热电子从沟道注入到浮动栅，这使浮动栅带负电荷。
存储元件读取
最后，为了读取存储元件，向源极区域施加地电位。近似伏特的读取电压施加于漏极区以及Vcc电压(例如用于0.18"m技术的 1.8伏特)施加于选 择栅。如果浮动栅是正电荷(即浮动栅是释放电子)，那么直接位于浮动栅下 面的沟道区被打开。当选娜提升至臓取电位时，直接魏娜下方的沟道区 也被打开。因此，齡沟道区将被打开，使电子从源极区域流到漏极区。这种 导电状态将被定义为存储，除"1"状态。
另一方面，如果浮动栅是带负电的，直接在浮动栅以下的沟道区被弱打 开或者完全关闭。即使当选择栅以及漏极区提升至赎取电位，几乎没有或根本 没有电流流过沟道。在这种情况下，与"l"状态相比电流是很小的或根本没有 电流。这种非导电状态将被定义为存储器编程"0"状态。
替换实施例
附图3A到3C示出一个替换实施例,其中浮动栅向上延伸并在选择栅之 上，用于加强电容耦合。这^fflil在如附图lA所示结构中的氧化物16上形成 额外材料层50 (例如氮化物)，以及在层50上形成适当的光致抗蚀剂材料52 来完成的，如附图3A所示。接下来是等离子体刻蚀处理(灰化)，其除去光致 抗蚀剂52的暴露表面。这种刻蚀过程导致减少光致抗蚀剂52的宽度(例如大 约300A)，使得氮化物层50的一部分暴露。接下来的氮化物刻蚀除去氮化物 层50的暴露侧部分，该暴露侧部分不再被光致抗蚀剂52保护，有效地减少氮 化物层的宽度，如附图3B所示。
在除去光致抗蚀剂52以后，根据附图1B到1H执行i^f ij余处理步骤以 产生附图3C所示的结构。禾鹏这个实施例，在控制栅以及浮动栅之间存在增 强的耦合，其结合有用于更大的击穿电压的凹口46。
第二替换实施例
在浮动栅形成凹口用于加大浮动栅和源极区域: 之间的绝缘不局限于作 为垫片形成的浮动栅。例如，这里一并参考的美国专利6057575 ('575专利) 示出浮动栅形成为材料层。如'575专利的附图la所示，绝缘材料形成于选择 栅上方且与之相邻处，而浮动栅形成于绝缘材料上。可以修改这种实施例，以 包括在浮动栅中形成凹口来增加装置的击穿电压。
附图4A到4C示出对575专利的附图la的实施例的修改。在选择魂60 形成于绝缘层62上以后，绝缘层64形成于该结构之上，包括其中横向邻近:层 60/62的L型部分。氮化物垫片24然后以如上所述同样方式形成于层64的L型部分22的相邻处，并且如附图4A所示。在除去氮化物24以后， 一层绝缘 材料64形成于该结构之上，继之以在绝缘材料64上形成浮动栅66，如附图4B 所示。然后根据，575专利中描述的处理步骤形成另一绝缘层68以及控制栅70， 产生附图4C所示的最终结构。浮动栅66包括面向控制栅70的下表面中的凹 口70a的凸出部66a。 第三替换实施例
附图5A到5D示出第三替换实施例，其中凹口46不在浮动栅中形成，相 反浮动栅完全设置在源极区域之上。以如附图1A所示的结构开始，绝缘垫片 80横向相邻于多晶硅14以及氧化物16形成(M使用氧化物16作为刻蚀停 止^it行绝缘沉积以及刻蚀)，如附图5A所示。氧化层32形成于衬底的暴露 部分之上，优选的M氧化来进行。适当的离子注入用来形成第一 (源极)区 域30。然后，多晶硅垫片82横附目邻于绝缘垫片80形成(舰多晶硅沉积以 及刻蚀)。执行第二离子注入以扩展第一区域30以使得它们分级以防止结击穿， 如附图5B所示。根据附图1G执行如上所鹏除M步骤以完成该结构，其 如附图5C所示。
附图5D示出最终结构的导电元件，其中浮动栅82设置于源极区域之上， 沟道区44的第一部分44afflM^择栅14被垂直重叠(和被控制)，而沟道区44 的第二部分44b横向地偏离、而不是垂直重叠于浮动栅82。然而，浮动栅82 可以在第二部分44b (即经aii缘场)施加足够的控制以打开(导电)和关闭 (非导电)沟道区的第二部分44b。对于施加到源极区域的电压上存在着限制 的那些应用，这种实施例是有优势的。
第四替换实施例
附图6A到6C示出第四替换实施例，其类似于第三变更实施例，但是其 中非垫片浮动栅具有完全设置在源极区域上的一个较低部分。以如附图1A所 示结构开始(但是具有宽的多晶磁氧化物层14/16)，绝缘垫片90横向相邻于 多晶硅14以及氧化物16形成(M31使用诸如氮化物之类的绝缘沉积，之后使 用氧化物16作为亥卿停止鄉行刻蚀)，如附图6A所示。氧化刻W1来除去 氧化层12的暴露部分，随后在衬底的暴露部分上形成氧化层32，优选的通过 氧化来进行。适当的离子注入用来形成第一 (源极)区域30，如附图6B所示。 然后，多晶硅层92形成于该结构之上，随后绝缘层94形成于多晶硅层92之上，接着多晶硅层96形成于绝缘层94之上。在适当的掩模步骤和多晶硅/绝缘 亥鹏以对准多晶鶴92/96的末端之后，执行第二次离子注入以扩展第一区域 30来防止电压击穿。漏极区38可以按如上所述的类似方式形成，产生附图6C 所示的结构。层92组成浮动栅，而层96组成控制栅。浮动栅92具有在氧化层32和源 极区域30之上延伸的较低部分92a。仅仅浮动栅92的上部92b不垂直于源极 区域30上。然而，浮动栅的较低部分92a可以对直接在绝缘垫片90下方的沟 道区的部分44b (即经过纖场)施加足够的控制，以打开(导电)和关闭(不 导电)沟道区的部分44b。可以理解的是，本发明不局限于如上所述的以及此处说明的实施例，而是 包括属于附加权利要求范围内的任何以及所有变化。例如，如上所述的材料、 处理以及数个实例仅仅是示例性的，并且不应该被认为限制权利要求。此外， 从权利要求以及说明书可以明显看到的是，并不是所有的方法步骤都需要按照 示出的或要求的准确的顺序来执行，而是允许正确形成本发明的非易失存储器 存储单元的任何顿序。最后，单一层材料可以被形成为多层这种材料麟似的 材料，反之亦然。
权利要求
1.一种电可擦除且可编程存储器装置，包括第一导电类型的半导体材料的衬底；在衬底中形成的具有一定距离间隔并且具有不同于第一导电类型的第二导电类型的第一和第二区域，其间具有沟道区；形成于沟道区的第一部分之上并与之绝缘的导电选择栅；具有底面的导电浮动栅，所述底面设置在第一区域以及沟道区的第二部分之上并且通过绝缘材料与之绝缘，其中凹口形成在所述底面之上，该底面具有与第一区域的边缘相对准的边缘或者具有设置在第一区域之上的边缘；以及导电控制栅，具有相邻于浮动栅设置的第一部分。
2. 权利要求1的装置，其中浮动栅包括设置在凹口之上的第一部分以及 未设置凹口之上的第二部分，并且其中将浮动栅的第一部分与衬底绝缘的绝缘 材料部分的厚度大于将浮动栅的第二部分与衬底绝缘的绝缘材料部分的厚度。
3. 权利要求2的装置，其中浮动栅包括向上延伸并且在选择栅之上的第 三部分。
4. 权利要求1的装置，其中浮动栅形成为绝缘材料上的垫片。
5. 权利要求1的装置，其中拧制栅的第一部分横向相邻干浮动栅设置. 并且其中控制栅包括向上延伸并且在浮动栅之上的第二部分。
6. 权利要求5的装置，其中控制栅的第一部分直接设置在直接布置在第一区域上的绝缘材料上，而控制栅的第二部分直接设置M:接布置在浮动栅上的绝缘材料上。
7. 权利要求5的装置，其中 浮动im括在浮动栅的上表面上的凸出部； 控制栅包括其上形成有第二凹口的底面； 浮动栅的凸出部面对第二凹口并与之绝缘。
8. 权利要求2的装置，其中凹口边缘包括通常垂直于衬底表面的浮动栅 底面的一部分。
9. 一种电可擦除且可编程存储器装置，包括 第一导电类型的半导体材料的衬底；在衬底中形成的具有一定距离间隔并且具有不同于第一导电类型的第二导 电类型的第一和第二区域，其间具有沟道区；其中沟道区包括与第一区域相邻 的第一部分以及与第二区嫩目邻的第二部分；导电选择栅形成在沟道区的第二部分上并且与之绝缘，用于控制沟道区的 第二部分的导电性；具有完全设置在第一区域上并且与之绝缘的第一部分的导电浮动栅，用于 产生控制沟道区的第一部分导电性的边缘场，其中浮动栅的第一部分包括完全 设置在第一区域上并且与之绝缘的底面以及从底面伸出而远离衬底的一个侧 面；以及导电控制栅，具有相邻于浮动栅设置的第一部分。
10. 权利要求9的装置，其中侧面与第一区域的边缘对准。
11. 权利要求9的装置，其中浮动栅包括向上延伸并且tt娜之上的第 二部分。
12. 权利要求9的装置，其中浮动栅形成为垫片。
13. 权禾腰求9的装置，其中控制栅的第一部分横向相邻于浮动栅设置， 并且其中控制栅包括向上延伸并且在浮动栅之上的第二部分。
14. 权利要求9的装置，其中浮动栅的侧面通常垂直于衬底的表面。
15. —种在第一导电鄉的半导##底上制造存储装置的方法，包括 在衬底上形成具有一定距离间隔并且具有不同于第一导电类型的第二导电类型的第一和第二区域，其中沟道区被限定在第一以及第二区域之间的衬底 中；在沟道区的第一部分之上形成导电选择栅并与之绝缘；形成具有底面的导电浮动栅，该底面设置在第一区域以及沟道区的第二部分之上并且与之绝缘，其中浮动栅的形成包括在底面上形成一个凹口，该底面 具有与第一区域边缘相对准的,或具有设置在第一区域之上的边缘；以及形成导电控制栅，其具有相邻于浮动栅设置的第一部分。
16. 权利要求15的方法，其中浮动栅的形成包括 在衬底上形成厚度变化的绝缘材料；和 在绝缘材料上形成导电禾才料。
17. 权利要求16的方法，其中浮动栅的形成进一步包括执行各向异性刻蚀以将除设置在绝缘材料上的导电材料的垫片之外的导电 材料除去。
18. 权利要求16的方法；其中绝缘材料包括具有厚度大于绝缘材料的第二部分的厚度的第一部分，以及其中浮动栅包括第一部分设置在凹口以及绝缘材料的第一部分上；和 第二部分设置在绝缘材料的第二部分上且不在凹口上。
19. 权利要求18的方法，其中浮动栅的形成包括向上延伸并且在选择栅 之上的浮动栅的第三部分。
20. 权利要求15的方法，其中控制栅的形成包括形成横向相邻于浮动栅的控制栅的第一部分，和 形成向上延伸并且在浮动栅之上的控制栅的第二部分。
21. 权利要求15的方法，其中控制栅的形成包括在控制栅的底面形麟二凹口；以及 浮动栅的形成包括在浮动栅的上表面上形成凸出部，其中浮动栅的凸出部 面对第二凹口并且与之绝缘。
22. 权利要求15的方法，其中凹口边缘的形成包括形成通常垂直于衬底 表面的浮动栅底面的部分。
23. 权利要求16的方法，其中在衬底上形成厚度变化的绝缘材料包括 在衬底上形成第一和第二绝缘材料的合成垫片； 除去第二绝缘材料，使第一绝缘材料设置在衬底上； 在衬底上以及相邻于第一绝缘材料处形，三绝缘材料层； 其中第三绝缘材料层的厚度小于第一绝缘材料的厚度，以及其中浮动栅形 成于第三绝缘材料和第一绝缘材料上。
24. 权利要求23的方法，其中形成合成垫片包括 在衬底和沿着选# 的侧^^麟一绝缘材料层； 在第一绝缘材料层上形，二绝缘材料层；以及执行各向异性亥卿以将除设置在衬底和相邻于选择栅的第一以及第二绝缘 材料的垫片之外的第一和第二绝缘材料层除去。
25. —种在第一导电类型的半导j料寸底上制造存储装置的方法，包括在衬底上形成具有一定距离间隔并且具有不同于第一导电类型的第二导电 类型的第一以及第二区域，其中沟道区被限定在第一以及第二区域之间的衬底 中，以及其中沟道区包括相邻第一区域的第一部分和相邻第二区域的第二部分；在沟道区的第二部分上形成导电选择栅并且与之绝缘，用于控制沟道区的 第二部分的导电性；形成具有完全设置在第一区域上并且与之绝缘的第一部分的导电浮动栅， 用于产生控制沟道区的第一部分导电性的边缘场，其中浮动栅的第一部分包括 完全设置在第一区域上并且与之绝缘的底面以及从底面伸出且远离衬底的侧 面；以及形成导电控制栅，其具有相邻于浮动栅设置的第一部分。
26. 权利要求25的方法，其中侧面与第一区域的边缘相对准。
27. 权利要求25的方法，其中浮动栅包括向上延伸并在选择栅之上的第 二部分。
28. 权利要求27的方法，其中浮动栅的形成包括 在第一区域上形成绝缘材料； 在绝缘t才料上形成导电材料-，执行各向异性刻蚀以将除设置在绝缘材料上的导电材料的垫片之外的导电 材料除去。
29. 权利要求25的方法，其中控制栅的形成包括 形淑黄向相邻于浮动栅的控制栅第一部分，禾口 形成向上延伸并在浮动栅之上的控制栅的第二部分。
30. 权利要求25的體，其中浮动栅的侧面通常垂直于衬底的表面。
全文摘要
一种存储装置及其制造方法，包括在其间限定沟道区的源极以及漏极区。选择栅形成于沟道区的第一部分之上并与之绝缘。导电浮动栅设置在源极区域以及沟道区的第二部分上并且与之绝缘。在浮动栅底面形成一个凹口，该底面具有和源极区域的边缘相对准的边缘或者具有设置在源极区域之上的边缘。导电控制栅与浮动栅相邻设置。通过使源极区域终结于通过凹口提供的更厚的绝缘区域的下方来增加源极结的击穿电压。替换的，浮动栅的较低部分完全地形成在源极区域上，用于产生边缘区域以控制沟道区的相邻部分。
文档编号H01L21/70GK101410979SQ200480018843
公开日2009年4月15日 申请日期2004年6月29日 优先权日2003年7月2日
发明者C·-S·詹, T·P·严 申请人:积忆科技股份有限公司
技术领域：
本发明涉及电可擦除且可编程只读非易失性存储器(EEPROM)单元或 更具体地说涉及快闪EEPROMo本发明还涉及包括若干以这种存储单元的行 和列为矩阵的形式布置的这种EEPROM存储单元的存储器阵列。
背景技术：
一种现有技术的快闪存储器装置是叠层栅快闪EEPROM，其中单个叠层 栅晶体管组成存储单元。它编程为传统的UV可擦除EPROMJ吏用向浮动栅 注射热电子的机制，并且M Fowler-Nordheim隧道效应机制从浮动栅至鹏极区 :^iS行擦除。这种装置具有以下缺点(1)擦除灵敏度过高,其中即使当存储单 元的栅极被取消选定并且在地电位被偏置时，存储单元可以被擦除至一个负的 阈值电压，从而使存储单元处于导电状态,，以及(2)高的编程电流，其需要 舰制虫的电源电压来对存储单繊4彌程，例如参见美国专利4698787。第二种类型快闪存储器装置使用分割栅配置。这种配置消除了擦除灵敏 度过高，这是因为即使浮动栅是被过擦除，沟道中的导电需要在另一部分沟道 之上的控制栅偏置。然而，编程和擦除机制和叠层栅配置是相同的。这种配 置的缺点是它增加了存储单元的尺寸并且由于分割栅配置其可能要承受对准灵 敏度的要求。例如参见美国专利5029130。另一鄉快闪存储器存储单元使用所谓的源极侦胜入技术，其最小化热电 子编程电流从而芯片上电压倍增器可用于提供来自单个5或3.3 V电源的足够的编程电流。然而，这些存储单元的结构仍然可能具有以下缺点0)对准灵 敏度，(2)缺乏可缩放性以及(3)需要在单元尺寸和耦合比率之间折衷。例 如参见美国专利5194925。美国专利5303187、 4462090以及5280446公开了具有选择栅、控制栅、源极以及漏极四个终端的单个晶体管存储单元。然而美国专利5303187中公开 的存储单^M:电子隧道从浮动栅到衬底(参见第5栏第64-68行)进行擦除。 因为浮动栅以及衬底间駄的电容，由于弱耦合比率这是不^^迎的。因此， 需要一种较高的电压，除。此外，需要负电压提供用于n型存储单元的擦除 操作的电势。这就需要提供高的PMOS结击穿电压以及高的场隔离阈值电压以 及低的PMOS晶体管本身效应的处現以便该电路可以提供足够幅度的负电压 来获得必要的擦除操作。美国专利4462090以及5280446都公开了用于选择栅的分割栅配置。用于 选# 的这种分害娜配置由于未对准可能导致击穿灵驗。美国专利5338952公开了一种分割栅存储单元，其具有形成为垫片的浮动 栅，该垫片配置在选择栅的相邻处并且在控制栅的下方。然而利用这种配置在 浮动栅以及控制栅之间存在不够数量的电容耦合。最后，上述设计在擦除操作期间可能遭受雪崩或者带至带击穿，其中源结 被偏置相对比较高的电势。击穿电压精密地依靠结曲率以及在结边缘的氧化物 厚度。随着存储单元在尺寸上不断縮小，由于在可縮放技术中热循环的减少， 曲率的优化程度数U了限制。发明内容本发明是一种电可擦除且可编程存储器装置，包括第一导电类型半导体材 料的衬底，在衬底中形成的具有一定距离间隔且具有不同于第一导电类型的第 二导电鄉的第一和第二区域，其间具有沟道区，形成于沟道区第一部分之上 并与之绝缘的导电选择栅，具有底面的导电浮动栅，其配置在第一区域以及沟 道区第二部分之上并且通过绝缘材料与之绝缘，其中凹口形成在底面之上，具 有和第一区域边缘相对准的边缘或配置在第一区域之上的边缘，以及导电控制 栅具有配置在浮动栅相邻处的第一部分。本发明的另一方面,电可擦除且可编程存储器装置包括第一导电类型半 导体材料的衬底，在衬底中形成的具有一定距离间隔且具有不同于第一导电类 型的第二导电类型的第一和第二区域，其间具有沟道区，其中沟道区包括相邻 于第一区域的第一部分以及相邻于第二区域的第二部分，配置在沟道区第二部 分上并且与之绝缘的导电选择栅，用于控制沟道区第二部分的导电性，具有完 全配置在第一区域上并且与之绝缘的第一部分的导电浮动栅，用于产生控制沟道区第一部分导电性的边缘场，其中浮动栅第一部分包括完全配置在第一区域 上并且与之绝缘的底面以及从底面伸出且远离衬底的一个侧面，以及导电控制 栅，其具有与浮动栅相邻设置的第一部分。本发明的另一方面是一种在第一导电类型的半导術寸底上制造存储装置的 方法，包括在衬底上形成具有一定距离间隔的第一和第二区域，其具有不同于 第一导电类型的第二导电类型，其中沟道区被限定在第一和第二区域之间的衬 底中，在沟道区第一部分之上形成并与之绝缘的导电选择栅，形成具有底面的 导电浮动栅，其配置在第一区域以及沟道区第二部分之上并且与之绝缘，其中 浮动栅的形成包括，在底面上形成凹口，该底面具有与第一区域边缘相对准的 边缘或设置在第一区域之上的边缘，以及形成导电控制栅，其具有与浮动栅相 邻设置的第一部分。本发明还有一个方面在于存储驢的方法，包括在衬底中形成的具有一 定距离间隔且具有不同于第一导电类型的第二导电类型的第一和第二区域，其 中沟道区被限定在第一和第二区域之间的衬底内，以及其中沟道区包括与第一 区域相邻的第一部分以及与第二区域相邻的第二部分，在沟道区第二部分上形 成并且与之绝缘的导电的选择栅，用于控制沟道区第二部分的导电性，形成具 有完全设置在第一区域上并且与之绝缘的第一部分的导电浮动栅，用于产生控 制沟道区第一部分导电性的边缘场，其中浮动栅第一部分包括完全设置在第一 区域上并且与之绝缘的底面以及从底面伸出而远离衬底的一个侧面，以及形成 导电控制栅，其具有与浮动栅相邻设置的第一部分。M31参考说明书、权利要求书以及附图，本发明的其它目标以及特征将会 变得明显。
附图1A到1H的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤。附图2的示意性的横断面视图展示了本发明的存储单元。附图3A到3C的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第一替换实施例。附图4A到4C的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第二替换实施例。附图5A到5D的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第三替换实施例。附图6A到6C的衬底的横断面视图依次展示了用于制造本发明的存储单 元的处理步骤的第四替换实施例。
具体实施方式
存储单元制造附图1A到1E示出根据本发明的非易失性存储单元的制造方法。以下描 述的参数取决于设计规则以及加工技术阶段。本领域的技术人员可以理解的 是，本发明不局限于任何具体的加工技术阶段，也不局限于以下描述的任何工 艺参数的特定值。此外，以下方法描述集中在单个存储单元的形成，实际上大 量这种存储单元是同时形成的，其在以列排列的有源区首尾相连来扩展。这种 存储单元的列是由绝缘区域的列隔开的，其中的形成是本领域公知的。人们注意到，如这里^顿的，术语"上方"以及"在..上"都包含"直接 在...上"(没有中间材料、元件或置于其间的间隔)以及"间接地在...上"(中 间材料、元件或置于其间排列有间隔)。同样J4术语"相邻"包括"直接相邻" (没有中间材料、元件或其间设置的间隔)以及"间接地相邻"(中间材料、 元件或其间设置的间隔)。例如，"在衬底上方"形成元件可以包括直接在衬 底上而在其间没有中间材料/元件来形成元件，以及间接在衬底上、在其间具有 一个或多个中间材料/元件而形成元件。附图1A示出半导体衬底(或衬底阱)IO的横断面视图，其tti^的是P导 电类型并且在本领域是公知的。第一层绝缘材料12，优选的为二氧化硅(以 下称为"氧化物")通过诸如氧化或氧化物沉积(例如化学蒸汽沉积或CVD) 之类的公知技术而形成于衬底10上，其具有大约30A的深度。 一层多晶硅14 (以下称为"多晶硅")形成于氧化层12的顶部。多晶硅层14的形成可以通 过公知的处理产生，诸如低压CVD或LPCVD。多晶硅完^iM:原位方法或者 M31传统的注入来掺杂。在tt^实施例中，多晶硅层14具有大约1000A的深 度，并且被注入As (3.0E15齐i遣，25KeV注入能量)。第二层绝缘材料16形成 于多晶硅层14之上，优选的M HTO氧化物沉积处理。然后在氧化层16上 施加适当的光致抗蚀剂材料，并且执行掩模步骤以有选择地从某些掩模区域除 去光致抗蚀剂材料(跨过有源区的多个列的行方向上延伸的条纹20)。其中除去光致抗蚀剂材料，在条纹20中{顿标准刻蚀技术(即各向异性亥i勉处理) 将氧化层16和多晶硅层14的下面部分刻蚀掉。其中不除去光致抗蚀剂，维持 氧化物层16和多晶硅14层。除去残余光致抗蚀剂材料，产生如附图1A所示 的结构。
然后沿着余下结构的侧壁表面形成绝缘垫片。垫片的形成在本领域是公知 的，并且包括在结构的轮廓上沉积一种材料，随后进行各向异性亥卿M，借 此从该结构的水平表面除去该材料，而该材料大量无损的残留在该结构的垂直 方向的表面上。在这种情况下，合成垫片形成如下。氧化物层22形成于该结 构之上，并且氮化硅("氮化物")层24形成于氧化层22之上，如附图1B所 示。执行各向异性氮化物亥鹏，随后是受控的各向异性氧化腐蚀，除合成垫片 26 (包括L形状氧化层22上的垫片状的氮化物层24)之外的氮化物以及大多 数(但是4腿不是所有的)氧化层22/24被除去，如附图1C所示。j柳各向 异性刻tiffl3i不完全除去衬底10上的氧化物12 (以及可能的一些氧化物22) 魏顿衬底的破坏。
使用氮化物亥U蚀除去残余的氮化物24。对该结构的一部分进行掩模，以 及然后通过对该结构的整个表面进行适当的离子注入以在衬底10内形成第--区域(即源区)30。源区30具有不同于衬底10 (例如P掺杂)的导电类型(例 如N掺杂)。在这种情况下，源极区域是N+掺杂。湿法刻蚀接着用于除去任何 暴露的氧化物12/22，随后在衬底的暴露部分上形成氧化层32的氧化过程。产 生的结构如附图1D所示。
接着皿在该结构上形成一层多晶硅36 (如附图1E所示)，多晶硅垫片 34形成于氧化层22的相邻处，随后进行各向异性多晶硅刻蚀以留下多晶硅垫 片34。执行适当的注入步骤以扩展第一区域30以便它们被分级以防止结击穿， 其如附图1F所示。
接下来的掩模步骤保护位于和源极区域30相邻设置的那些多晶硅垫片 34。接着《顿多晶硅刻蚀步骤来除去没有保护的多晶鹏片34。氧化物亥鹏接 着用于除去氧化物22和32的暴露部分。绝缘层40然后形成于该结构之上(例 如4继的是ONO层，其包括连续沉积的绝缘材料的三个薄层，诸如氧化物、 氮化物以及氧化物，其分别具有 60A、 ~70A、 60A的厚度)。多晶硅的厚 层然后沉积在该结构(-1600 A)的上方。接下来的掩模步骤保护沉积的多晶硅位于源极区域30周围的那些部分。沉积的多晶硅的没有保护的部分在多晶硅
亥鹏步骤中被除去，剩下在源极区域30上布置的多晶硅层42并且向上延伸并 在氧化层22和16之上。然后对该整个结构进行适当的离子注入以在衬底10 的曝露部分形成第二区域(即漏区)38。绝缘垫片48然后形成在与多晶磁氧 化物层14/16相邻的衬底上，随后进行另一离子注入以扩展第二区域38，使得 它们被分级以防止结击穿。最终的结构如附图1G和1H所示。
本发明存储单元的最终结构包括限定在源极30以及漏极38之间的衬底的 沟道区44。多晶硅层14形j^储单元的选择栅，其设置在沟道区44的第一部 分上并且与之绝缘。多晶硅垫片34形 储单元的浮动栅，其设置在沟道区44 的第二部分上并且与之绝缘。多晶硅层42形成存储单元的控制栅。
附图2是示出该存储单元的五个导电部件(选择栅14、浮动栅34、控制 栅42、源极30以及漏极38)的横断面视图简图，其舰一或多个绝缘材料层 互相绝缘。存储单元分别通过终端SEL、 CG、 S和D提供给选择栅14、控制 栅42、源极30、以及漏极38的电压来控制。在最后的存储单元结构中，浮动 栅34包括形成其中的凹口 46以便在衬底以及浮动栅的一部分之间形成另外的
(厚的)绝缘。凹口 46的垂直边缘46a与源极区域30的边缘30a相对准， 或微缘46a与源极区域30垂驢叠。因此，源极区域30在凹口 46所提供 的厚的绝缘区域下方结束，使得增加源结的击穿电压，这是因为厚的绝缘减少 了垂直电场以及源结处的电场。为确保这个对准，热退火可用于保证源极区域 扩散到氧化层22之下。替换的，形成源极区域30的离子注入可以冈依形成氧 化层22之后就执行，随后在形成多晶硅垫片34之后进行第二次离子注入(其 几乎不需要或者不需要热退火，其有益于按比例縮小到更小单元尺寸)。通过 凹口 46所提供的厚的绝缘区鄉每会M^浮动栅垫片34和衬底之间的电容，其 于是将在擦除以及编程操作期间增加存储单元的耦合比率并且减少对高压的要 求。
存储单元操作
三个多晶硅存储单元的操作在美国专利No.5912843中已经描述，这里并 入且参考其公开的内容。
存储元件擦除或写入"1"
为了写入"l"或擦除存储元件1，其导致存储元件1处于导电状态,向源极施加一个高电压( 12 V)。漏极、选择栅以及控制栅全部位于地电位。由 于浮动栅和选择栅之间、以及浮动栅和控制栅之间的高电容耦合，以及由于源 极区&划卩浮动栅之间十分小的电容耦合，以及由于源极区域和浮动栅之间的重 叠，在源极和浮动栅之间出现了高百分比的外加电压。这导致电子通过
Fowler-Nordheim隧道机制从浮动栅隧穿到源，艮而并非到衬底，留下具有相对 的正电荷的浮动栅。
对于12V的电源电压，在源结可以产生带至U带的隧道机制，期每会加大 源极电流的幅度。由于芯片上电压倍增器通常用于提供高电压，所以带到带的 隧道电流将会需要一个更稳健的电压倍增器设计。
擦除存储单元的可选方案方式是向控制栅施加负偏压( -8至lJ-10V)，而 选择栅保持在地电位或保持在与控制栅同样的负偏压，并且仅仅提升源极电压 到5 V或接近于Vcc，诸如6-7V。这种方法的优点是源极电压现在处于低位势。 ffl31减少源极电压，为了更高的电流供应能力，它通过更少的泵级而允许直接 从Vcc电源或从电压倍增器提供源极电压。
存储单元编程或写入"0"
为了向存储单元写入"0"，其导致存储单元处于非导电状态，向源极施加 一个高压( 5到8 V)。向控审顺施加第二高压( 10到12V)。漏电压保 持在0 V或小的偏压( 0.3至ljl.0伏特)。小的电压施加到选# ，该电压正 好高于选择栅下方的晶体管的阈值电压Vt (例如Vt十AV，其中AV 0.1 V 到5V)。选择栅的电压导致晶体管从漏极到源极传导小的电流，约为微安量 级。由于施加在控制栅以及源极区域的高压，浮动栅处的电位为高。浮动栅的 高电位将会导致浮动栅下面的沟道区的被拉高。紧在浮动栅左侧边缘以下的衬 底的表面电势测定为低于浮动栅电压( 8 V)大约一伏特。由于选择栅被偏 置刚好高于阈值电压，如上所述，选择栅下面的沟道电位接近于漏电压，其是 0 V或小的偏压。因此大约8 V的电压差形自紧 择栅下面的沟道中的区 域以及紧在浮动栅下面的沟道中的区域上。紧在选择栅下面的沟道的区域和紧 在浮动栅下面沟道的区域之间的间隙宽度大约是500A。因此形成1.5到4MV/cm 的电场，其足够高以至导致热电子从沟道注入到浮动栅，这使浮动栅带负电荷。
存储元件读取
最后，为了读取存储元件，向源极区域施加地电位。近似伏特的读取电压施加于漏极区以及Vcc电压(例如用于0.18"m技术的 1.8伏特)施加于选 择栅。如果浮动栅是正电荷(即浮动栅是释放电子)，那么直接位于浮动栅下 面的沟道区被打开。当选娜提升至臓取电位时，直接魏娜下方的沟道区 也被打开。因此，齡沟道区将被打开，使电子从源极区域流到漏极区。这种 导电状态将被定义为存储，除"1"状态。
另一方面，如果浮动栅是带负电的，直接在浮动栅以下的沟道区被弱打 开或者完全关闭。即使当选择栅以及漏极区提升至赎取电位，几乎没有或根本 没有电流流过沟道。在这种情况下，与"l"状态相比电流是很小的或根本没有 电流。这种非导电状态将被定义为存储器编程"0"状态。
替换实施例
附图3A到3C示出一个替换实施例,其中浮动栅向上延伸并在选择栅之 上，用于加强电容耦合。这^fflil在如附图lA所示结构中的氧化物16上形成 额外材料层50 (例如氮化物)，以及在层50上形成适当的光致抗蚀剂材料52 来完成的，如附图3A所示。接下来是等离子体刻蚀处理(灰化)，其除去光致 抗蚀剂52的暴露表面。这种刻蚀过程导致减少光致抗蚀剂52的宽度(例如大 约300A)，使得氮化物层50的一部分暴露。接下来的氮化物刻蚀除去氮化物 层50的暴露侧部分，该暴露侧部分不再被光致抗蚀剂52保护，有效地减少氮 化物层的宽度，如附图3B所示。
在除去光致抗蚀剂52以后，根据附图1B到1H执行i^f ij余处理步骤以 产生附图3C所示的结构。禾鹏这个实施例，在控制栅以及浮动栅之间存在增 强的耦合，其结合有用于更大的击穿电压的凹口46。
第二替换实施例
在浮动栅形成凹口用于加大浮动栅和源极区域: 之间的绝缘不局限于作 为垫片形成的浮动栅。例如，这里一并参考的美国专利6057575 ('575专利) 示出浮动栅形成为材料层。如'575专利的附图la所示，绝缘材料形成于选择 栅上方且与之相邻处，而浮动栅形成于绝缘材料上。可以修改这种实施例，以 包括在浮动栅中形成凹口来增加装置的击穿电压。
附图4A到4C示出对575专利的附图la的实施例的修改。在选择魂60 形成于绝缘层62上以后，绝缘层64形成于该结构之上，包括其中横向邻近:层 60/62的L型部分。氮化物垫片24然后以如上所述同样方式形成于层64的L型部分22的相邻处，并且如附图4A所示。在除去氮化物24以后， 一层绝缘 材料64形成于该结构之上，继之以在绝缘材料64上形成浮动栅66，如附图4B 所示。然后根据，575专利中描述的处理步骤形成另一绝缘层68以及控制栅70， 产生附图4C所示的最终结构。浮动栅66包括面向控制栅70的下表面中的凹 口70a的凸出部66a。 第三替换实施例
附图5A到5D示出第三替换实施例，其中凹口46不在浮动栅中形成，相 反浮动栅完全设置在源极区域之上。以如附图1A所示的结构开始，绝缘垫片 80横向相邻于多晶硅14以及氧化物16形成(M使用氧化物16作为刻蚀停 止^it行绝缘沉积以及刻蚀)，如附图5A所示。氧化层32形成于衬底的暴露 部分之上，优选的M氧化来进行。适当的离子注入用来形成第一 (源极)区 域30。然后，多晶硅垫片82横附目邻于绝缘垫片80形成(舰多晶硅沉积以 及刻蚀)。执行第二离子注入以扩展第一区域30以使得它们分级以防止结击穿， 如附图5B所示。根据附图1G执行如上所鹏除M步骤以完成该结构，其 如附图5C所示。
附图5D示出最终结构的导电元件，其中浮动栅82设置于源极区域之上， 沟道区44的第一部分44afflM^择栅14被垂直重叠(和被控制)，而沟道区44 的第二部分44b横向地偏离、而不是垂直重叠于浮动栅82。然而，浮动栅82 可以在第二部分44b (即经aii缘场)施加足够的控制以打开(导电)和关闭 (非导电)沟道区的第二部分44b。对于施加到源极区域的电压上存在着限制 的那些应用，这种实施例是有优势的。
第四替换实施例
附图6A到6C示出第四替换实施例，其类似于第三变更实施例，但是其 中非垫片浮动栅具有完全设置在源极区域上的一个较低部分。以如附图1A所 示结构开始(但是具有宽的多晶磁氧化物层14/16)，绝缘垫片90横向相邻于 多晶硅14以及氧化物16形成(M31使用诸如氮化物之类的绝缘沉积，之后使 用氧化物16作为亥卿停止鄉行刻蚀)，如附图6A所示。氧化刻W1来除去 氧化层12的暴露部分，随后在衬底的暴露部分上形成氧化层32，优选的通过 氧化来进行。适当的离子注入用来形成第一 (源极)区域30，如附图6B所示。 然后，多晶硅层92形成于该结构之上，随后绝缘层94形成于多晶硅层92之上，接着多晶硅层96形成于绝缘层94之上。在适当的掩模步骤和多晶硅/绝缘 亥鹏以对准多晶鶴92/96的末端之后，执行第二次离子注入以扩展第一区域 30来防止电压击穿。漏极区38可以按如上所述的类似方式形成，产生附图6C 所示的结构。层92组成浮动栅，而层96组成控制栅。浮动栅92具有在氧化层32和源 极区域30之上延伸的较低部分92a。仅仅浮动栅92的上部92b不垂直于源极 区域30上。然而，浮动栅的较低部分92a可以对直接在绝缘垫片90下方的沟 道区的部分44b (即经过纖场)施加足够的控制，以打开(导电)和关闭(不 导电)沟道区的部分44b。可以理解的是，本发明不局限于如上所述的以及此处说明的实施例，而是 包括属于附加权利要求范围内的任何以及所有变化。例如，如上所述的材料、 处理以及数个实例仅仅是示例性的，并且不应该被认为限制权利要求。此外， 从权利要求以及说明书可以明显看到的是，并不是所有的方法步骤都需要按照 示出的或要求的准确的顺序来执行，而是允许正确形成本发明的非易失存储器 存储单元的任何顿序。最后，单一层材料可以被形成为多层这种材料麟似的 材料，反之亦然。
权利要求
1.一种电可擦除且可编程存储器装置，包括第一导电类型的半导体材料的衬底；在衬底中形成的具有一定距离间隔并且具有不同于第一导电类型的第二导电类型的第一和第二区域，其间具有沟道区；形成于沟道区的第一部分之上并与之绝缘的导电选择栅；具有底面的导电浮动栅，所述底面设置在第一区域以及沟道区的第二部分之上并且通过绝缘材料与之绝缘，其中凹口形成在所述底面之上，该底面具有与第一区域的边缘相对准的边缘或者具有设置在第一区域之上的边缘；以及导电控制栅，具有相邻于浮动栅设置的第一部分。
2. 权利要求1的装置，其中浮动栅包括设置在凹口之上的第一部分以及 未设置凹口之上的第二部分，并且其中将浮动栅的第一部分与衬底绝缘的绝缘 材料部分的厚度大于将浮动栅的第二部分与衬底绝缘的绝缘材料部分的厚度。
3. 权利要求2的装置，其中浮动栅包括向上延伸并且在选择栅之上的第 三部分。
4. 权利要求1的装置，其中浮动栅形成为绝缘材料上的垫片。
5. 权利要求1的装置，其中拧制栅的第一部分横向相邻干浮动栅设置. 并且其中控制栅包括向上延伸并且在浮动栅之上的第二部分。
6. 权利要求5的装置，其中控制栅的第一部分直接设置在直接布置在第一区域上的绝缘材料上，而控制栅的第二部分直接设置M:接布置在浮动栅上的绝缘材料上。
7. 权利要求5的装置，其中 浮动im括在浮动栅的上表面上的凸出部； 控制栅包括其上形成有第二凹口的底面； 浮动栅的凸出部面对第二凹口并与之绝缘。
8. 权利要求2的装置，其中凹口边缘包括通常垂直于衬底表面的浮动栅 底面的一部分。
9. 一种电可擦除且可编程存储器装置，包括 第一导电类型的半导体材料的衬底；在衬底中形成的具有一定距离间隔并且具有不同于第一导电类型的第二导 电类型的第一和第二区域，其间具有沟道区；其中沟道区包括与第一区域相邻 的第一部分以及与第二区嫩目邻的第二部分；导电选择栅形成在沟道区的第二部分上并且与之绝缘，用于控制沟道区的 第二部分的导电性；具有完全设置在第一区域上并且与之绝缘的第一部分的导电浮动栅，用于 产生控制沟道区的第一部分导电性的边缘场，其中浮动栅的第一部分包括完全 设置在第一区域上并且与之绝缘的底面以及从底面伸出而远离衬底的一个侧 面；以及导电控制栅，具有相邻于浮动栅设置的第一部分。
10. 权利要求9的装置，其中侧面与第一区域的边缘对准。
11. 权利要求9的装置，其中浮动栅包括向上延伸并且tt娜之上的第 二部分。
12. 权利要求9的装置，其中浮动栅形成为垫片。
13. 权禾腰求9的装置，其中控制栅的第一部分横向相邻于浮动栅设置， 并且其中控制栅包括向上延伸并且在浮动栅之上的第二部分。
14. 权利要求9的装置，其中浮动栅的侧面通常垂直于衬底的表面。
15. —种在第一导电鄉的半导##底上制造存储装置的方法，包括 在衬底上形成具有一定距离间隔并且具有不同于第一导电类型的第二导电类型的第一和第二区域，其中沟道区被限定在第一以及第二区域之间的衬底 中；在沟道区的第一部分之上形成导电选择栅并与之绝缘；形成具有底面的导电浮动栅，该底面设置在第一区域以及沟道区的第二部分之上并且与之绝缘，其中浮动栅的形成包括在底面上形成一个凹口，该底面 具有与第一区域边缘相对准的,或具有设置在第一区域之上的边缘；以及形成导电控制栅，其具有相邻于浮动栅设置的第一部分。
16. 权利要求15的方法，其中浮动栅的形成包括 在衬底上形成厚度变化的绝缘材料；和 在绝缘材料上形成导电禾才料。
17. 权利要求16的方法，其中浮动栅的形成进一步包括执行各向异性刻蚀以将除设置在绝缘材料上的导电材料的垫片之外的导电 材料除去。
18. 权利要求16的方法；其中绝缘材料包括具有厚度大于绝缘材料的第二部分的厚度的第一部分，以及其中浮动栅包括第一部分设置在凹口以及绝缘材料的第一部分上；和 第二部分设置在绝缘材料的第二部分上且不在凹口上。
19. 权利要求18的方法，其中浮动栅的形成包括向上延伸并且在选择栅 之上的浮动栅的第三部分。
20. 权利要求15的方法，其中控制栅的形成包括形成横向相邻于浮动栅的控制栅的第一部分，和 形成向上延伸并且在浮动栅之上的控制栅的第二部分。
21. 权利要求15的方法，其中控制栅的形成包括在控制栅的底面形麟二凹口；以及 浮动栅的形成包括在浮动栅的上表面上形成凸出部，其中浮动栅的凸出部 面对第二凹口并且与之绝缘。
22. 权利要求15的方法，其中凹口边缘的形成包括形成通常垂直于衬底 表面的浮动栅底面的部分。
23. 权利要求16的方法，其中在衬底上形成厚度变化的绝缘材料包括 在衬底上形成第一和第二绝缘材料的合成垫片； 除去第二绝缘材料，使第一绝缘材料设置在衬底上； 在衬底上以及相邻于第一绝缘材料处形，三绝缘材料层； 其中第三绝缘材料层的厚度小于第一绝缘材料的厚度，以及其中浮动栅形 成于第三绝缘材料和第一绝缘材料上。
24. 权利要求23的方法，其中形成合成垫片包括 在衬底和沿着选# 的侧^^麟一绝缘材料层； 在第一绝缘材料层上形，二绝缘材料层；以及执行各向异性亥卿以将除设置在衬底和相邻于选择栅的第一以及第二绝缘 材料的垫片之外的第一和第二绝缘材料层除去。
25. —种在第一导电类型的半导j料寸底上制造存储装置的方法，包括在衬底上形成具有一定距离间隔并且具有不同于第一导电类型的第二导电 类型的第一以及第二区域，其中沟道区被限定在第一以及第二区域之间的衬底 中，以及其中沟道区包括相邻第一区域的第一部分和相邻第二区域的第二部分；在沟道区的第二部分上形成导电选择栅并且与之绝缘，用于控制沟道区的 第二部分的导电性；形成具有完全设置在第一区域上并且与之绝缘的第一部分的导电浮动栅， 用于产生控制沟道区的第一部分导电性的边缘场，其中浮动栅的第一部分包括 完全设置在第一区域上并且与之绝缘的底面以及从底面伸出且远离衬底的侧 面；以及形成导电控制栅，其具有相邻于浮动栅设置的第一部分。
26. 权利要求25的方法，其中侧面与第一区域的边缘相对准。
27. 权利要求25的方法，其中浮动栅包括向上延伸并在选择栅之上的第 二部分。
28. 权利要求27的方法，其中浮动栅的形成包括 在第一区域上形成绝缘材料； 在绝缘t才料上形成导电材料-，执行各向异性刻蚀以将除设置在绝缘材料上的导电材料的垫片之外的导电 材料除去。
29. 权利要求25的方法，其中控制栅的形成包括 形淑黄向相邻于浮动栅的控制栅第一部分，禾口 形成向上延伸并在浮动栅之上的控制栅的第二部分。
30. 权利要求25的體，其中浮动栅的侧面通常垂直于衬底的表面。
全文摘要
一种存储装置及其制造方法，包括在其间限定沟道区的源极以及漏极区。选择栅形成于沟道区的第一部分之上并与之绝缘。导电浮动栅设置在源极区域以及沟道区的第二部分上并且与之绝缘。在浮动栅底面形成一个凹口，该底面具有和源极区域的边缘相对准的边缘或者具有设置在源极区域之上的边缘。导电控制栅与浮动栅相邻设置。通过使源极区域终结于通过凹口提供的更厚的绝缘区域的下方来增加源极结的击穿电压。替换的，浮动栅的较低部分完全地形成在源极区域上，用于产生边缘区域以控制沟道区的相邻部分。
文档编号H01L21/70GK101410979SQ200480018843
公开日2009年4月15日 申请日期2004年6月29日 优先权日2003年7月2日
发明者C·-S·詹, T·P·严 申请人:积忆科技股份有限公司
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