具有场增强排列的存储器装置及其制造方法
专利名称：具有场增强排列的存储器装置及其制造方法
技术领域：
本发明关于一种存储器装置，尤其是一种具有场增强排列的存储器装置及其制造方法。
背景技术：
电阻存储器是一种非常有前景的非易失性存储器。尤其，M.J Lee在IEDM PP- 771-774,2007所刊登的“具有氧化物二极管的2叠层ID-IR交叉点结构作为开关元件用于高密度电阻存储器应用”；及C. H. Ho在Symp. VLSI Tech.，pp. 228-229，2007所刊登的 “一种高度可信赖的自排列分级氧化物WOx电阻存储器导电机制及可信度”；以及在2010 年1月19日美国临时申请案61/296，231中讨论WOx RRAM均为具有前景的存储器特性。
上述文献中所讨论的存储器具有插头的外型，且在形成存储器单元的时候与一相当高的电流需求有关。
发明内容
为克服现有技术中存在的上述缺陷，本发明提供了一种具有场增强排列的存储器直ο 本发明的一主要目的为提供一存储器装置，其具有一金属氧化物存储器元件、一非传导元件以及一传导元件。
该金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中。例如该第一与第二电极为上部与底部电极。其它实施例可以有不同的电极排列。该非传导元件，邻近于该金属氧化物存储器元件。在一实施例中，该非传导元件包含在该第二电极上的一衬垫的一氧化物。
该传导元件，位于该第一电极与该第二电极间的电流路径中。在一实施例中，该传导元件包含位于该第二电极上的一衬垫、以及位于该衬垫中的一插头。该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离。
该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间。该非传导元件位于该传导元件的该第二部分与该第一电极之间。在多种实施例中，如此排列增强了在非传导元件中的电场，也增强了靠近该非传导元件的金属氧化物存储器元件的部分的电场。
某些实施例包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路。在另一实施例中，在正规操作前，该电路不会执行与该复位操作及该置位操作不同的一形成操作。这是存储器单元的增进的电场的好处。在一实施例中，该复位操作以及该置位操作具有一共同的电压极性。在另一实施例中，该复位操作以及该置位操作具有相反的电压极性。
在各种实施例中，该存储器装置为一抗氧化物RAM，或一磁隧穿结RAM。
本发明的另一目的为提供一种制造一存储器装置的方法，包含下列步骤在一第一电极上方的一凹处形成一传导元件，该传导元件包括一第一导电材料以及一第二导电材料；从该传导元件的该第一导电材料形成该存储器装置的一金属氧化物存储器元件；从该传导元件的该第二导电材料形成一非传导元件，该金属氧化物存储器元件邻近该非传导元件；以及在该金属氧化物存储器元件及该传导元件上方形成一第二电极，以使(i)该金属氧化物存储器元件具有介于该传导元件与该第二电极的余料之间的一第一厚度，以及(ii) 该非传导元件具有介于该传导元件与该第二电极的余料之间的一第二厚度，该第一厚度大于该第二厚度。
在一实施例中，通过氧化该传导元件的一表面来共同执行形成该金属氧化物存储器元件的步骤及形成该非传导元件的步骤。
在某些实施例中，形成该传导元件的步骤包括形成具有一表面的该传导元件，该表面包括该第一导电材料与该第二导电材料。该第一导电材料在该表面邻近该第二导电材料。
某些实施例包括形成电路的步骤。该电路在该金属氧化物存储器元件上执行一复位操作以及一置位操作。在另一实施例中，在用于该存储器单元的正规使用的置位及复位操作之前，不需要不同于该置位及复位操作的一形成操作。场增强排列使得电场足够高而通过正规操作以开始正规的使用新的存储器单元。在一实施例中，该复位操作以及该置位操作具有一共同的电压极性。在另一实施例中，该复位操作以及该置位操作具有相反的电压极性。
在某些实施例中，该第二电极为氧惰性的。氧惰性电极与宽电阻窗有关。
在某些实施例中，形成该非传导元件的步骤包括在底部电极上氧化该传导元件的一导电衬垫。
在某些实施例中，形成该传导元件的步骤包括在底部电极上形成一导电衬垫； 以及在该导电衬垫中形成一导电插头。
在各种实施例中，该方法用于制造一抗氧化物RAM或一磁隧穿结RAM。
本发明的又一目的为提供一种存储器装置，该存储器装置包括一存储器单元的交叉点阵列。在阵列中的该存储器单元包括在此处公开的存储器单元。
本发明的具有场增强排列的存储器装置，在形成存储器单元的时候对高电流需求较小。
图1为本发明的使用存储器单元实施一交叉点存储器阵列的部分示意图。
图2A与2B为在交叉点阵列100之内排列的存储器单元的一实施例的部分截面图。
图3至图6说明用以制造如图2A-2B所示的存储器单元的交叉点阵列的一制造顺序步骤。
图7为本发明的一整合电路的简化流程图，该整合电路包括存储器单元的交叉点阵列，该存储器单元包括一金属氧化物为基础的存储器元件以及一二极管存取装置。
图8为具有一电场增强排列的一实施例存储器单元的简单示意图。
图9为具有一电场增强排列的一实施例存储器单元的一截面图TEM图像。
图10为在中央的电场v. S.存储器单元的直径的图，是由仿真以实施例存储器单元来复位与置位操作而来，两者都包括具有与不具有一电场增强排列的情况。
图11为由具有一电场增强排列的各种直径实施例存储器单元在一形成操作下模拟而来的截面图的电场图。
图12为由具有电场增强排列的IOOnm直径的实施例存储器单元仿真而来的电场的二维图。
图13为由具有电场增强排列的20nm直径的实施例存储器单元仿真而来的电场的二维图。
图14为由具有电场增强排列的各种直径的实施例存储器单元在一形成操作下的实验结果而来的脉冲电压图。
图15为由具有电场增强排列的各种直径的实施例存储器单元在各种操作下的实验结果而来的电流图。
图16为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下的实验结果而来的电阻v. s.脉冲电压图。
图17为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下而来的电阻v. s.循环次数图。
图18为对于具有电场增强排列的60nm直径的实施例存储器单元在一实际的加热时间后的电阻v. s.保持时间图。 主要元件符号说明
100存储器阵列110，110a,110b,IlOc 字: 120，120a, 120b, 120c 位线115存储器单元 130极管140存储器元件 132掺杂的半导体区域134PN 结 170，172，174 介质150A衬垫 999场增强元件150，160传导元件 114字线宽度1 位线宽度 112字线分隔距离122位线分隔距离 600导通孔610偏压阵列宽度 10整合电路14字线译码器 16多个字线18位线(行)译码器 20多个位线22排线 26数据排线28数据输入线 30其它电路32数据输出线 34控制器36偏压配置供应电压
具体实施例方式 下列公开的描述将典型地参考特定结构的实施例及方法。实施方式中应被了解的是没有任何意图去限制公开于特定形式的实施例及方法，但是公开中可使用其它特征、元件、方法、及实施例来实施。优选的实施例被描述用来说明目前的发明，并非限制其专利范围。凡本领域普通技术人员将在下列的描述获知种种等同的变化。如在各种实施例中的元件共同参照至参考编号。
图1为本发明的使用存储器单元实施一交叉点存储器阵列100的部分示意图，每一存储器单元包含一个二极管存取装置与一基于存储器元件的金属氧化物。
如图1的示意图所示，该存储器阵列100中的每一存储器单元包含一个二极管存取装置与一基于存储器元件的金属氧化物(在图1中通过一可变电阻来表示每一个)，其被配置串联于在一相对应的字线Iio与一相对应的一位线120之间的一电流路径中。如下更详细的描述，在一给定的存储器单元中的存储器元件是可编程为多个电阻状态包括一第一与一第二电阻状态。
存储器阵列100包含多个字线110，其包括字线110a、字线110b、及字线IlOc在一第一方向平行延伸。存储器阵列100还包含多个位线120，其包括位线120a、位线120b、及位线120c在垂直于该第一方向的一第二方向上平行延伸。该存储器阵列100参照至一交叉点阵列，因为该字线110与该位线120互相交错，但实体上无交叉，且该存储器单元位于该字线110与该位线120这些交叉点的位置。
存储器单元115代表存储器阵列100的存储器单元，且配置于该字线IlOb与该位线120b的交叉点的位置，该存储器单元115包含一个二极管130与一存储器元件140串联地配置。该二极管140电耦接于该字线110b，以及该存储器元件140电耦接于该位线120b。
读取或写入该存储器阵列100的存储器单元115可通过施加适当的电压脉冲至该相对应的字线IlOb与位线120b以感应生成一电流穿过选择的存储器单元115而实现。所施加电压的程度与时间视所执行的操作而定。例如一读取操作或一编程的操作。
在存储于该存储器单元115的数据值的一读取(或感测)操作中，偏压电路(请参考，例如图9中的偏压配置供应电压，电流源36)耦接于该相对应的字线IlOb与位线120b， 以施加适合振幅与持续时间的穿越该存储器单元115的偏压布置，以感应电流流过而不会造成存储器元件140的电阻状态的改变。流经存储器单元115的电流由该存储器元件140 的电阻决定，因此该数据值存储于该存储器单元115。例如通过感测该放大器比较在位线 120b上的电流与一适当的参考电流可决定该数据值(请参考，例如，在图9中结构M的感测放大器/数据)。
在一数据值被存储于该存储器单元115的编程操作中，偏压电路(请参考，例如图 9中的偏压配置供应电压，电流源36)耦合至对应的字线IlOb与位线120b以施加适合振幅与持续时间的穿越该存储器单元115的偏压布置，以感应在存储器元件140中的编程改变， 以在存储器单元115中存储该数据值，该存储器元件140的电阻相对应于在该存储器单元 115中所存储的该数据值。
偏压布置包括一第一偏压布置，其足以顺向偏压该二极管130以及从相对应于第一已编程状态的电阻至相对应于第二已编程状态的电阻改变该存储器元件140的电阻状态。该偏压布置还包括一第二偏压布置，其足以顺向偏压该二极管130以及从相对应于第二已编程状态的电阻至相对应于第一已编程状态的电阻改变该存储器元件140的电阻状态。在实施例中用于存储器元件140的单极操作的每一个偏压配置可包含一个或更多个电压脉冲，且该电压程度与脉冲次数对于每一个实施例而言可凭经验决定。CN 102184744 A
说明书
5/11 页 图2A和2B显示在交叉点阵列100之内排列的存储器单元(包括代表性的存储器单元11 的一实施例的部分截面图，图2A是显示沿着位线120的截面，而图2B是显示沿着字线的截面。
参阅图2A和2B，该存储器单元115包括位于字线IlOb之内的一掺杂的半导体区域132。字线IlOb含有导电型态与该掺杂的半导体区域132相反的掺杂的半导体物质。因此，在该掺杂的半导体区域132与字线IlOb之间界定出一 PN介面134，二极管130包括该掺杂的半导体区域132以及字线IlOb邻近于该掺杂的半导体区域132的部分。在所示的实施例中，字线IlOb含有掺杂的P型半导体物质例如多晶硅，而该掺杂的半导体区域132 含有掺杂的N型半导体物质。
在另一实施例中，字线130可包含其它的导电物质，例如钨、氮化钛、氮化钽、铝， 而该二极管可由字线110上面具有不同导电型态的第一与第二掺杂区域所构成。在又一实施例中，可让一轻度掺杂区域位于多个具相反导电性的高掺杂区域之间而形成该二极管， 这是由于观察发现可以改进该二极管的击穿电压。
该存储器单元115包括有一传导元件150，其延伸穿过介质170以将二极管130耦接于存储器元件140。
在所示的实施例中，传导元件150含有钨而且存储器元件140含有钨氧化物W0X。 存储器元件140被一层氮化钛150A或是被氮化硅与氮化钛的夹层所围绕。其它的物质还可用作衬垫。
在所示的实施例中，形成含有钨氧化物的存储器元件140的实施方式包括直接等离子体氧化、下游等离子体氧化、热扩散氧化、溅射和反应式溅射。等离子体氧化工艺的实施方式包括有纯氧气化学作用或混合的化学作用，例如氧气/氮气或氧气/氮气/氢气。在下游等离子体氧化的一实施例中，该下游等离子体被施加约1500毫托的压力、约1000瓦的功率、氧气与氢气流速比率在0. 1到100之间、约150°C的温度，并且持续10到2000秒的时间。参阅如美国专利申请号11/955，137，在此将其并作参考。这项工艺还导致该层150A 其顶部的氧化，以形成一场增强元件999。场增强元件999包含围绕其程度可接触到上部电极的存储器元件的氮化钛氧化物TiN0x。钨氧化物WOx是以较该氮化钛氧化物层的厚度更厚层的方法而形成。因此，介于该上部电极以及围绕于钨插头的衬垫顶端的介质厚度小于穿过该存储器元件到钨插头顶端的介质厚度。由于距离较短，位于上部电极与衬垫之间的电场大于上部电极与钨插头表面之间的电场。而且，位于钨氧化物上部的电场密度被加强。 当钨插头的直径，或者说是衬垫的内径，是位于约20微秒的数量级或以下，用于约1. 5伏特量级的施加电压，所加强的电场成为沿着整个存储器元件的截面实际上均勻的增加。
在另一实施例中，存储器元件140可包含选自于下列的一或多种金属氧化物如钛氧化物、镍氧化物、铝氧化物、铜氧化物、锆氧化物、钛-镍氧化物、锶-锆氧化物、氧化铌、 氧化钽、铬掺杂锆酸锶、铬掺杂钛酸锶、氯化聚醚、镧钙锰氧、以及过渡金属氧化物等等。电场增强元件的材料例如二氧化硅、HfOx、TiNOx, TiOx, AlOx,以及WOx等，可择优使得其具有较存储器元件140更高的电阻。
多个位线120包括作为该存储器单元115 —上部电极的位线120b。这些位线120 电耦接于存储器元件140，伸入并且通过如图2B所示的截面。这些位线120包含一或多层导体材料。这些位线120可含有镍或钼或其它高功函数导电物质。并且，上部与底部电极和
8导体可以是氮化钛、镱、铽、钇、镧、钪、锆、铪、铝、钽、钛、铌、铬、钒、锌、钨、钼、铜、铼、钌、钴、 镍、钼、铅、铑等等。高功函数电极降低操作的切换电流。以镍为例，于60nm的操作电流降至100微安以下，而切换速度小于50微秒，可以预期在85°C具有大于300年的保存时间。 而且，具有相似的生成自由能的上部电极能改善保存性质。
介质174分隔相邻的位线120。在所示的实施例中，介质170、172含有硅氧化物。 然而，还可选用其它介电材料。
从图2A和2B所是的截面图可以看出阵列100的存储器单元安排在字线110与位线120的交叉点位置。以存储器单元115作为代表，其安排于字线IlOb与位线120b的交叉点位置。此外，存储器元件140与传导元件150、160具有一第一宽度，其实际上和这些字线110(参阅图2A)的宽度114相同。而且，存储器元件140与传导元件150、160具有一第二宽度，其实际上和这些位线120(参阅图2B)的宽度124相同。在此所用的“实际上”一词是为了容纳制造允差。因此，阵列100的存储器单元的该截面区域完全由这些字线110 和这些位线120的尺寸所决定，让阵列100能有一高存储器密度。
这些字线110具有字线宽度114，并且由字线分隔距离112分隔相邻的字线 110(参阅图2幻。这些位线120具有位线宽度124，并且由位线分隔距离122分隔相邻的位线120(参阅图2B)。在优选实施例中，字线宽度114与字线分隔距离112的总和等于用于形成阵列100的工艺的特征尺寸F的两倍，而位线宽度124与位线分隔距离122的总和也等于该特征尺寸F的两倍。再则，F优选为在用于形成这些字线110与这些位线120的工艺(典型为平面印刷工艺)的一最小特征尺寸，其使得阵列100的存储器单元具有4F2的存储器单元面积。
如图2A-2B所示的存储器阵列100，存储器元件140自行与导电插头150对齐。以下所述较详细的制造实施例中，存储器元件140是经由传导元件150的材料氧化所形成。
操作状态下，耦接到相对应的字线IlOb和位线120b的偏压电路(例如，参阅图9 的偏压配置供应电压、电流源36)施以偏压排列于整个存储器单元115，以顺向偏压于二极管130，并在存储器元件140的电阻状态中感应一可编程的变更。存储器元件140的电阻显示存储于存储器单元115的数据值。
图3至6表示用以制造如图2A-2B所示存储器单元的交叉点阵列100的生产流程各步骤。
图3A-;3B显示在一基板上形成字线110以及在字线110上形成介质170的第一步骤的截面图，字线110由一第一方向伸展进入并穿出图3A所示的截面图，所示的实施例含有掺杂的半导体材料。字线110具有字线宽度114，并且由字线分隔距离112分隔相邻的字线。
接着，具有宽度610的偏压阵列600形成于介质170之内，以露出部分的字线110， 掺杂的半导体区域132在字线110之间例如用离子注入方式形成，产生的结构如图4A-4B 的截面图所示。
该掺杂的半导体区域132具有与字线110相反的传导类型。因此该掺杂的半导体区域132与字线110定义了 PN结134，二极管130包括掺杂的半导体区域132以及靠近掺杂的半导体区域132的一部分字线110。
接着，在图4A-4B中，传导元件150是在导通孔600中形成的，导致如图5A-5B截面图所示的结构。在本实施例中的传导元件150包括材料钨，且可通过导通孔600以化学气相沉积材料钨，接着施以平面化的步骤如化学机械磨光来形成。
然后，一部分的传导元件150及衬垫150A的氧化形成存储器元件140与场增强排列999，该场增强元件999与对应的传导元件150以及衬垫150A的剩余部分自行排列，导致如图6A-6B截面图所示的结构。氧化可以包括等离子体氧化以及一选择性的热氧化步骤。 例如可使用直接氧等离子体氧化法(direct oxygen plasma oxidation)或下游氧等离子体氧化法(downstream oxygen plasma oxidation)。实施例中包括纯氧气化学作用或混合的化学作用，如氧气/氮气或氧气/氮气/氢气。因为存储器元件140是由传导元件150 的氧化所形成的，因此不需要额外的遮蔽物来形成存储器元件140。
之后，金属氧化物存储器元件140利用暴露在包含至少一氮气、氢气或氩气的气体下，温度高于100°c来选择性固化(optionally cured)。该金属氧化物存储器元件140优选在温度高于150°C暴露于上述气体中来固化。将金属氧化物存储器元件140暴露于气体中可通过使用任何合适的高温系统来实现，例如熔炉系统或快速热脉冲(RTP系统)。暴露过程的时间、温度及压力取决于多种因素，包括所使用的系统，以及各实施例的不同。例如 温度范围可以从150°C到500°C，时间从10到10，000秒，在10_5到10_2托间的压力。下面将详细讨论关于图11A-11B，此处所述的固化金属氧化物存储器元件140是为了说明改善金属氧化物存储器元件140的电阻转换性能以及循环耐久性。
形成高功函数位线130使用例如物理气相沉积法，以介质174分开，形成于如图 6A-6B所示的结构上，而导致如图2A-2B所示的交叉点阵列100。在某些实施例中，关于图 4A-4B所述的金属氧化物存储器元件140的选择性暴露程序可替代操作于位线130上。偏压电路如供应电压和/或电流源可形成在相同的装置如存储器元件上，以及耦合到字线110 和位线120用于应用此处所述的偏压配置。形成位线130与介质174可通过将位线材料成型于图4A-4B中的结构，在位线130上形成介质，以及执行一平面化程序如化学机械抛光。
在图6B之后，一具有导体的上部电极形成。
图7为本发明的一整合电路10的简化流程图，该整合电路10包括存储器单元的交叉点存储器阵列100，该存储器单元包括一金属氧化物为基础的存储器元件以及一二极管存取装置。字线译码器14与多个字线16耦合且电子通信。位线(行)译码器18与多个位线20电子通信以从阵列100中的存储器单元(未显示)读取与写入数据。地址供应于排线22上至字线译码器与驱动器14以及位线译码器18。方块M中的感测放大器及数据进入结构经由数据排线26耦合至位线译码器18。数据的提供是从整合电路10上的输入 /输出端口，或从整合电路10内部或外部的其它数据源通过数据输入线观至方块M中的数据进入结构。其它的电路30可包括于整合电路10中，如一普遍用途的处理器或特殊用途的应用电路，或模块的结合提供由阵列100所支持的在芯片上的系统功能。数据的提供是从方块M中的感测放大器通过数据输出线32至整合电路10上的输入/输出端口，或整合电路10内部或外部的其它数据终点。
在本实施例中所实施的控制器34使用偏压配置状态机器，控制偏压配置供应电压36的应用，如读取、编程、以及编程验证电压。控制器34可使用已知的特殊用途逻辑电路来实施。在另一实施例中，控制器34包括一普遍用途的处理器，其可执行于相同的整合电路上以执行一计算机程序来控制该装置的操作。在又另一实施例中，特殊用途的逻辑电
10路与普遍用途的处理器可结合以利用于控制器34的实施。
如上述关于图6A-6B，在制造具有二极管存取装置的存储器单元时金属氧化物存储器元件140可通过暴露于包含至少一氮气、氢气或氩气的气体中来固化。
其它金属氧化物如钛氧化物、镍氧化物、铝氧化物、铜氧化物、锆氧化物、铌氧化物、钽氧化物、钛-镍氧化物、铬掺杂锆酸锶、铬掺杂钛酸锶、氯化聚醚、以及镧钙锰氧可与高功函数上部电极材料共同使用。
此装置不仅可使用双极操作，还可使用单极操作。双极操作表示该装置可以相反极性的电场来置位或复位操作。单极操作表示该装置可以相同极性的电场来置位或复位操作。
图8为具有一电场增强排列的一实施例存储器单元的简单示意图。
一存储器如抗氧化物RAM或磁隧穿结抗磁性RAM具有一场增强排列。存储器单元具有一上部电极与一底部电极，且存储器元件排列于上部电极与底部电极间的电流路径中且存储器组件、上部电极与底部电极电性连接。
在上部电极与底部电极间的电流路径中的电系列，一传导元件或导体具有“U”字形截面。该传导元件的“U”字形截面的凹处部分位于与上部电极距离第一距离dl处，对应该存储器元件的厚度dl。该传导元件的“U”字形截面的臂状部分位于与上部电极距离第二距离d2处，对应环绕该存储器元件的非导电绝缘体1的厚度d2。关于从上部电极算起的距离，dl是从该上部电极至传导元件的“U”字形截面的凹处部分的第一距离，d2是从该上部电极至传导元件的“U”字形截面的臂状部分的第二距离，且dl比d2大。一非导电绝缘体 2环绕该传导元件及该非导电绝缘体1。
绝缘体1与绝缘体2可以是相同或不同的材料。薄绝缘体1可导致在存储器单元中的电场的大小(尺寸)规模越来越小。因此，绝缘体1的材料需求为高电阻材料，如可在绝缘体1内支撑高电场的二氧化硅或氮氧化钛(TiNOx)。为使场增强，d2的厚度需小于dl。
绝缘体1越薄以及存储器元件的宽度越窄，则在绝缘体1的末端及存储器元件内所产生的电场越高。
图9为具有一电场增强排列的一实施例存储器单元的一截面图TEM图像。
在图9中，60nm装置的TEM图像以金属氧化物TiNOx作为存储器元件为特征。存储器元件的上部被非导电绝缘体TiNOxK环绕。传导元件为(i)导电性钨插头以及(ii)环绕存储器元件与导电性钨插头底部的导电性氮化钛(TiN)衬垫两者的组合。在此实施例中， 一自排列的场增强装置排列是通过氧化TiN衬垫为绝缘TiNOx,如此WOx被迫凸出于其余的 TiN衬垫上。
WOx电阻式存储器与互补金属氧化物半导体具有很好的兼容性，且具有简单的制作法。然而，不像过渡金属氧化物，WOx呈现低起始电阻吸引高电流，且严重限制其写入频觅O WOx与其它过渡金属氧化物电阻式存储器不同。由于温度的限制，RTO过程无法完全消除在原生的WOx电阻式存储器元件中钨-次氧化物形成泄漏路径。一形成过程改变该低电阻状态为一高电阻状态。此操作需要高电压/电流以及需要正确的极性；该形成脉冲的相反极性无法达到一高电阻状态。
WOx电阻式存储器的X射线光电子光谱学分析指出WOx电阻式存储器表面的顶层主要由WO3所组成，且在低于表面约2. 5nm处，其组成改变为W02+W205+W03的混合。导电式原子力显微镜显示泄漏路径可通过应用一电流穿过原子力显微镜尖端来消除，暗示泄漏路径被氧化所密封是由焦耳热所导致。
对于形成过程一提出的机制为正电压从较低于表面处吸引负02_离子，且将有漏洞的次氧化物转换为绝缘wo3。该上部电极为氧惰性的。下面的表格显示一氧惰性上部电极(TiN，Pt)较一氧反应上部电极(Al，Ti，W)显示优选的电阻式存储器的高电阻状态/低电阻状态(HRS/LRQ比。
电阻窗 TiN/W0x5K0-100K0 Pt/W0x5K0-1M0 A1/W0X无转换 Ti/WOx0.3K0-3K0 ff/W0x0.2K0-1K0 下面叙述置位/1复位机制。对于置位操作，产生一或多wo3_n灯丝，经 由电化学氧化还原反应架起上部与底部电极的桥梁。该导电性wo3_n层产 生低电阻状态。对于复位操作，wo3_n灯丝破裂且通过形成程序的相同机 制转换为绝缘的WO3 (由较深处拉出的02_所氧化)。因此，最初仅在未加 工的装置上以大量的泄漏路径形成特殊的复位。
电阻决定层靠近上部WOx表面。因此，完全密封的WO3是通过一正规的复位脉冲来
实现。对于各种不同尺寸(60nm，80nm，100nm)的装置实施置位/复位电压与电流显示复位与置位的V/I与装置大小没有或很弱的依赖关系，暗示WOx电阻式存储器的复位与置位机制透过氧化还原反应过程中灯丝的形成与分裂来支配。50ns的复位脉冲具有一中间复位电压保持在约-1. 3V，且一中间置位电流保持在约0. 65mA。
起始的电阻分布是与50个最近的ISOnm WOx电阻式存储器装置以及50个最近的 60nm WOx电阻式存储器装置来比较。在60nm，具有宽分布(log R介于3. 8与6. 5之间)的起始电阻更高，而对于ISOnm装置(log R介于2. 5与3. 0之间)是非常紧的。此可由泄漏路径的密度来解释。若泄漏路径密度接近在60nmX60nm的面积中的单一数字，则此分布是由统计学波动所预期。
紧密的程序电压分布是由于从50、60nm WOx电阻式存储器单元的置位与复位操作。对于复位(电阻约IOOkohm)平均电压是1. 91V，标准差0. 31V，而对于置位(电阻约 IOkohm)平均电压是1. 31V，标准差0. 22V。
瞬变电流的电流-时间图显示在60nm WOx电阻式存储器单元上50ns的复位与置位脉冲表现良好。可达到具有60nm WOx电阻式存储器单元的多层式芯片操作，以至少四层在20K0与80K0之间产生两个额外的层次，且该多层次芯片的耐久力> 104循环。> 109读取次数的优异的读取扰乱免疫存在时，以通常层次约1. 5X105ohms在0. 25V的复位状态， 通常层次约2. OX 105ohms在0. 5V的复位状态，通常层次约7. 5X103ohms在0. 5V的复位状态。
图10为在中央的电场v. S.存储器单元的直径的图，是由仿真以实施例存储器单元来复位与置位操作而来，两者都包括具有与不具有一电场增强排列的情况。
不具有该电场增强排列的该实施例存储器单元被参照为一棒状结构。在棒状结构中，该传导元件缺乏“U”字形截面，取而代之的是具有一插头的简单矩形截面。
不具有该电场增强排列的该实施例存储器单元被参照为场增强结构。因为传导元件的“U”字形截面的两臂的尖端更靠近上部电极，介于上部电极与传导元件之间的一给定电位差(例如分享底部电极的电压)与棒状结构相比具有更短的距离来改变；因此，具有电场增强排列的电场(根据E = V/d)会更高，接近传导元件的“U”字形截面的两臂的尖端。
当W插头的尺寸下降时，WOx中心的电场会相当高。接近边缘的电场会更高。此电场增强特征为在W插头结构内自行排列而不需要耗费任何额外的屏蔽。
图11为由具有一电场增强排列的各种直径实施例存储器单元在一形成操作下模拟而来的截面图的电场图。
图11针对具有IOnm至IOOnm直径的存储器元件，显示电场强度v. s.与存储器元件中心的距离。对于1. 5V的施加电压，一致增加该存储器元件尺寸达到约20nm，数据显示场实际上被增强了。
存储器元件的各种直径范围从100nm、80nm、60nm、40nm、20nm到10nm。图11将存储器单元的中心集合起来。图11指出，当插头的尺寸下降时，传导元件的“U”字形截面的两臂会更靠近。高电场的侧边位置对应存储器单元的半径(直径的一半)。
图12为由具有电场增强排列的IOOnm直径的实施例存储器单元仿真而来的电场的二维图。
图13为由具有电场增强排列的20nm直径的实施例存储器单元仿真而来的电场的二维图。
比较图12与图13还显示当插头的尺寸下降时，传导元件的“U”字形截面的两臂会更靠近，且近似传导元件的“U”字形截面的两臂的高电场渐增地聚集于中心。
图14为由具有电场增强排列的各种直径的实施例存储器单元在一形成操作下的实验结果而来的脉冲电压图。
图15为由具有电场增强排列的各种直径的实施例存储器单元在各种操作下的实验结果而来的电流图。
图14与图15显示当存储器单元尺寸上升时，初始形成程序所需的电压与电流快速下降。因此，在60nm或以下，初始形成程序实际上是被忽略的。在如此小的存储器单元尺寸中，控制电路可省略，或者简化而不操作，一具有命令码的不同形成操作不同于一规律置位或复位操作的命令码。取而代之的是，可执行规律操作。
图16为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下的实验结果而来的电阻v. s.脉冲电压宽度图。
图16指出如此小的存储器单元不需要不同的形成操作。
图17为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下而来的电阻v. s.循环次数图。
图17指出60nm装置的循环耐久力大于一百万次。在一百万次循环的复位/置位操作中，复位/置位电阻窗仍保持良好的分离。大约10倍电阻窗可通过编程-验证演译 (program-verify algorithms)来妥善地保持。
图18为对于具有电场增强排列的60nm直径的实施例存储器单元在一实际的加热时间后的电阻V. S.保持时间图。
复位与置位状态即使在150°C、2000小时的烘烤后也充分地分离。
以上所述是利用优选实施例详细说明本发明，而非限制本发明的范围，因此本领域的普通技术人员应能明白，适当而作细微的改变与调整，仍将不失本发明的要义所在，也不脱离本发明的精神和范围，故都应视为本发明的进一步实施例。
权利要求
1.一种存储器装置，其特征在于，包含一金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中；一非传导元件，邻近于该金属氧化物存储器元件；一传导元件，位于该第一电极与该第二电极之间的该电流路径中，该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离，其中该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间，而该非传导元件位于该传导元件的该第二部分与该第一电极之间。
2.根据权利要求1所述的存储器装置，其特征在于，还包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有一共同的电压极性。
3.根据权利要求1所述的存储器装置，其特征在于，还包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有相反的电压极性。
4.根据权利要求1所述的存储器装置，其特征在于，还包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，在正规操作前，该电路不会执行与该复位操作及该置位操作不同的一形成操作。
5.根据权利要求1所述的存储器装置，其特征在于，该第一电极为氧惰性的。
6.根据权利要求1所述的存储器装置，其特征在于，该非传导元件包含位于该第二电极上的一衬垫的一氧化物。
7.根据权利要求1所述的存储器装置，其特征在于，该传导元件包含位于该第二电极上的一衬垫、以及位于该衬垫中的一插头。
8.根据权利要求1所述的存储器装置，其特征在于，该存储器装置为一抗氧化物RAM。
9.根据权利要求1所述的存储器装置，其特征在于，该存储器装置为一磁隧穿结RAM。
10.一种制造一存储器装置的方法，其特征在于，包括在一第一电极上方的一凹处形成一传导元件，该传导元件包括一第一导电材料以及一第二导电材料；从该传导元件的该第一导电材料形成该存储器装置的一金属氧化物存储器元件；从该传导元件的该第二导电材料形成一非传导元件，该金属氧化物存储器元件邻近该非传导元件；以及在该金属氧化物存储器元件及该传导元件上方形成一第二电极，以使(i)该金属氧化物存储器元件具有介于该传导元件与该第二电极的余料之间的一第一厚度，以及(ii)该非传导元件具有介于该传导元件与该第二电极的余料之间的一第二厚度，该第一厚度大于该第二厚度。
11.根据权利要求10所述的方法，其特征在于，形成该传导元件包括形成具有一表面的该传导元件，该表面包括该第一导电材料与该第二导电材料，该第一导电材料在该表面邻近该第二导电材料。
12.根据权利要求10所述的方法，其特征在于，通过氧化该传导元件的一表面来共同执行形成该金属氧化物存储器元件及形成该非传导元件。
13.根据权利要求10所述的方法，其特征在于，形成该传导元件包括形成具有一表面的该传导元件，该表面包括该第一导电材料与该第二导电材料，该第一导电材料在该表面邻近该第二导电材料，其中通过氧化该传导元件的一表面来共同执行形成该金属氧化物存储器元件及形成该非传导元件。
14.根据权利要求10所述的方法，其特征在于，还包括形成在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有一共同的电压极性。
15.根据权利要求10所述的方法，其特征在于，还包括形成在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有相反的电压极性。
16.根据权利要求10所述的方法，其特征在于，在用于该存储器单元的正规使用的置位及复位操作之前，不需要不同于该置位及复位操作的一形成操作。
17.根据权利要求10所述的方法，其特征在于，该第二电极为氧惰性的。
18.根据权利要求10所述的方法，其特征在于，形成该非传导元件包括在底部电极上氧化该传导元件的一导电衬垫。
19.根据权利要求10所述的方法，其特征在于，形成该传导元件包括在底部电极上形成一导电衬垫；以及在该导电衬垫中形成一导电插头。
20.根据权利要求10所述的方法，其特征在于，由该方法所制造的该存储器装置为一抗氧化物RAM。
21.根据权利要求10所述的方法，其特征在于，由该方法所制造的该存储器装置为一磁隧穿结RAM。
22.—种存储器装置，其特征在于，包含一存储器单元的交叉点阵列，在该阵列中的存储器单元包括一金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中；一非传导元件，邻近于该金属氧化物存储器元件；一传导元件，位于该第一电极与该第二电极之间的该电流路径中，该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离，其中该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间，而该非传导元件位于该传导元件的该第二部分与该第一电极之间。
全文摘要
本发明提供一种存储器装置，其包含一金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中；一非传导元件，邻近于该金属氧化物存储器元件；一传导元件，位于该第一电极与该第二电极之间的该电流路径中，该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离，其中该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间，而该非传导元件位于该传导元件的该第二部分与该第一电极之间。本发明的具有场增强排列的存储器装置，其在形成存储器单元的时候对高电流需求较小。
文档编号H01L27/24GK102184744SQ20111003043
公开日2011年9月14日 申请日期2011年1月19日 优先权日2010年1月19日
发明者简维志, 陈彦儒, 陈逸舟 申请人:旺宏电子股份有限公司
技术领域：
本发明关于一种存储器装置，尤其是一种具有场增强排列的存储器装置及其制造方法。
背景技术：
电阻存储器是一种非常有前景的非易失性存储器。尤其，M.J Lee在IEDM PP- 771-774,2007所刊登的“具有氧化物二极管的2叠层ID-IR交叉点结构作为开关元件用于高密度电阻存储器应用”；及C. H. Ho在Symp. VLSI Tech.，pp. 228-229，2007所刊登的 “一种高度可信赖的自排列分级氧化物WOx电阻存储器导电机制及可信度”；以及在2010 年1月19日美国临时申请案61/296，231中讨论WOx RRAM均为具有前景的存储器特性。
上述文献中所讨论的存储器具有插头的外型，且在形成存储器单元的时候与一相当高的电流需求有关。
发明内容
为克服现有技术中存在的上述缺陷，本发明提供了一种具有场增强排列的存储器直ο 本发明的一主要目的为提供一存储器装置，其具有一金属氧化物存储器元件、一非传导元件以及一传导元件。
该金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中。例如该第一与第二电极为上部与底部电极。其它实施例可以有不同的电极排列。该非传导元件，邻近于该金属氧化物存储器元件。在一实施例中，该非传导元件包含在该第二电极上的一衬垫的一氧化物。
该传导元件，位于该第一电极与该第二电极间的电流路径中。在一实施例中，该传导元件包含位于该第二电极上的一衬垫、以及位于该衬垫中的一插头。该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离。
该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间。该非传导元件位于该传导元件的该第二部分与该第一电极之间。在多种实施例中，如此排列增强了在非传导元件中的电场，也增强了靠近该非传导元件的金属氧化物存储器元件的部分的电场。
某些实施例包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路。在另一实施例中，在正规操作前，该电路不会执行与该复位操作及该置位操作不同的一形成操作。这是存储器单元的增进的电场的好处。在一实施例中，该复位操作以及该置位操作具有一共同的电压极性。在另一实施例中，该复位操作以及该置位操作具有相反的电压极性。
在各种实施例中，该存储器装置为一抗氧化物RAM，或一磁隧穿结RAM。
本发明的另一目的为提供一种制造一存储器装置的方法，包含下列步骤在一第一电极上方的一凹处形成一传导元件，该传导元件包括一第一导电材料以及一第二导电材料；从该传导元件的该第一导电材料形成该存储器装置的一金属氧化物存储器元件；从该传导元件的该第二导电材料形成一非传导元件，该金属氧化物存储器元件邻近该非传导元件；以及在该金属氧化物存储器元件及该传导元件上方形成一第二电极，以使(i)该金属氧化物存储器元件具有介于该传导元件与该第二电极的余料之间的一第一厚度，以及(ii) 该非传导元件具有介于该传导元件与该第二电极的余料之间的一第二厚度，该第一厚度大于该第二厚度。
在一实施例中，通过氧化该传导元件的一表面来共同执行形成该金属氧化物存储器元件的步骤及形成该非传导元件的步骤。
在某些实施例中，形成该传导元件的步骤包括形成具有一表面的该传导元件，该表面包括该第一导电材料与该第二导电材料。该第一导电材料在该表面邻近该第二导电材料。
某些实施例包括形成电路的步骤。该电路在该金属氧化物存储器元件上执行一复位操作以及一置位操作。在另一实施例中，在用于该存储器单元的正规使用的置位及复位操作之前，不需要不同于该置位及复位操作的一形成操作。场增强排列使得电场足够高而通过正规操作以开始正规的使用新的存储器单元。在一实施例中，该复位操作以及该置位操作具有一共同的电压极性。在另一实施例中，该复位操作以及该置位操作具有相反的电压极性。
在某些实施例中，该第二电极为氧惰性的。氧惰性电极与宽电阻窗有关。
在某些实施例中，形成该非传导元件的步骤包括在底部电极上氧化该传导元件的一导电衬垫。
在某些实施例中，形成该传导元件的步骤包括在底部电极上形成一导电衬垫； 以及在该导电衬垫中形成一导电插头。
在各种实施例中，该方法用于制造一抗氧化物RAM或一磁隧穿结RAM。
本发明的又一目的为提供一种存储器装置，该存储器装置包括一存储器单元的交叉点阵列。在阵列中的该存储器单元包括在此处公开的存储器单元。
本发明的具有场增强排列的存储器装置，在形成存储器单元的时候对高电流需求较小。
图1为本发明的使用存储器单元实施一交叉点存储器阵列的部分示意图。
图2A与2B为在交叉点阵列100之内排列的存储器单元的一实施例的部分截面图。
图3至图6说明用以制造如图2A-2B所示的存储器单元的交叉点阵列的一制造顺序步骤。
图7为本发明的一整合电路的简化流程图，该整合电路包括存储器单元的交叉点阵列，该存储器单元包括一金属氧化物为基础的存储器元件以及一二极管存取装置。
图8为具有一电场增强排列的一实施例存储器单元的简单示意图。
图9为具有一电场增强排列的一实施例存储器单元的一截面图TEM图像。
图10为在中央的电场v. S.存储器单元的直径的图，是由仿真以实施例存储器单元来复位与置位操作而来，两者都包括具有与不具有一电场增强排列的情况。
图11为由具有一电场增强排列的各种直径实施例存储器单元在一形成操作下模拟而来的截面图的电场图。
图12为由具有电场增强排列的IOOnm直径的实施例存储器单元仿真而来的电场的二维图。
图13为由具有电场增强排列的20nm直径的实施例存储器单元仿真而来的电场的二维图。
图14为由具有电场增强排列的各种直径的实施例存储器单元在一形成操作下的实验结果而来的脉冲电压图。
图15为由具有电场增强排列的各种直径的实施例存储器单元在各种操作下的实验结果而来的电流图。
图16为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下的实验结果而来的电阻v. s.脉冲电压图。
图17为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下而来的电阻v. s.循环次数图。
图18为对于具有电场增强排列的60nm直径的实施例存储器单元在一实际的加热时间后的电阻v. s.保持时间图。 主要元件符号说明
100存储器阵列110，110a,110b,IlOc 字: 120，120a, 120b, 120c 位线115存储器单元 130极管140存储器元件 132掺杂的半导体区域134PN 结 170，172，174 介质150A衬垫 999场增强元件150，160传导元件 114字线宽度1 位线宽度 112字线分隔距离122位线分隔距离 600导通孔610偏压阵列宽度 10整合电路14字线译码器 16多个字线18位线(行)译码器 20多个位线22排线 26数据排线28数据输入线 30其它电路32数据输出线 34控制器36偏压配置供应电压
具体实施例方式 下列公开的描述将典型地参考特定结构的实施例及方法。实施方式中应被了解的是没有任何意图去限制公开于特定形式的实施例及方法，但是公开中可使用其它特征、元件、方法、及实施例来实施。优选的实施例被描述用来说明目前的发明，并非限制其专利范围。凡本领域普通技术人员将在下列的描述获知种种等同的变化。如在各种实施例中的元件共同参照至参考编号。
图1为本发明的使用存储器单元实施一交叉点存储器阵列100的部分示意图，每一存储器单元包含一个二极管存取装置与一基于存储器元件的金属氧化物。
如图1的示意图所示，该存储器阵列100中的每一存储器单元包含一个二极管存取装置与一基于存储器元件的金属氧化物(在图1中通过一可变电阻来表示每一个)，其被配置串联于在一相对应的字线Iio与一相对应的一位线120之间的一电流路径中。如下更详细的描述，在一给定的存储器单元中的存储器元件是可编程为多个电阻状态包括一第一与一第二电阻状态。
存储器阵列100包含多个字线110，其包括字线110a、字线110b、及字线IlOc在一第一方向平行延伸。存储器阵列100还包含多个位线120，其包括位线120a、位线120b、及位线120c在垂直于该第一方向的一第二方向上平行延伸。该存储器阵列100参照至一交叉点阵列，因为该字线110与该位线120互相交错，但实体上无交叉，且该存储器单元位于该字线110与该位线120这些交叉点的位置。
存储器单元115代表存储器阵列100的存储器单元，且配置于该字线IlOb与该位线120b的交叉点的位置，该存储器单元115包含一个二极管130与一存储器元件140串联地配置。该二极管140电耦接于该字线110b，以及该存储器元件140电耦接于该位线120b。
读取或写入该存储器阵列100的存储器单元115可通过施加适当的电压脉冲至该相对应的字线IlOb与位线120b以感应生成一电流穿过选择的存储器单元115而实现。所施加电压的程度与时间视所执行的操作而定。例如一读取操作或一编程的操作。
在存储于该存储器单元115的数据值的一读取(或感测)操作中，偏压电路(请参考，例如图9中的偏压配置供应电压，电流源36)耦接于该相对应的字线IlOb与位线120b， 以施加适合振幅与持续时间的穿越该存储器单元115的偏压布置，以感应电流流过而不会造成存储器元件140的电阻状态的改变。流经存储器单元115的电流由该存储器元件140 的电阻决定，因此该数据值存储于该存储器单元115。例如通过感测该放大器比较在位线 120b上的电流与一适当的参考电流可决定该数据值(请参考，例如，在图9中结构M的感测放大器/数据)。
在一数据值被存储于该存储器单元115的编程操作中，偏压电路(请参考，例如图 9中的偏压配置供应电压，电流源36)耦合至对应的字线IlOb与位线120b以施加适合振幅与持续时间的穿越该存储器单元115的偏压布置，以感应在存储器元件140中的编程改变， 以在存储器单元115中存储该数据值，该存储器元件140的电阻相对应于在该存储器单元 115中所存储的该数据值。
偏压布置包括一第一偏压布置，其足以顺向偏压该二极管130以及从相对应于第一已编程状态的电阻至相对应于第二已编程状态的电阻改变该存储器元件140的电阻状态。该偏压布置还包括一第二偏压布置，其足以顺向偏压该二极管130以及从相对应于第二已编程状态的电阻至相对应于第一已编程状态的电阻改变该存储器元件140的电阻状态。在实施例中用于存储器元件140的单极操作的每一个偏压配置可包含一个或更多个电压脉冲，且该电压程度与脉冲次数对于每一个实施例而言可凭经验决定。CN 102184744 A
说明书
5/11 页 图2A和2B显示在交叉点阵列100之内排列的存储器单元(包括代表性的存储器单元11 的一实施例的部分截面图，图2A是显示沿着位线120的截面，而图2B是显示沿着字线的截面。
参阅图2A和2B，该存储器单元115包括位于字线IlOb之内的一掺杂的半导体区域132。字线IlOb含有导电型态与该掺杂的半导体区域132相反的掺杂的半导体物质。因此，在该掺杂的半导体区域132与字线IlOb之间界定出一 PN介面134，二极管130包括该掺杂的半导体区域132以及字线IlOb邻近于该掺杂的半导体区域132的部分。在所示的实施例中，字线IlOb含有掺杂的P型半导体物质例如多晶硅，而该掺杂的半导体区域132 含有掺杂的N型半导体物质。
在另一实施例中，字线130可包含其它的导电物质，例如钨、氮化钛、氮化钽、铝， 而该二极管可由字线110上面具有不同导电型态的第一与第二掺杂区域所构成。在又一实施例中，可让一轻度掺杂区域位于多个具相反导电性的高掺杂区域之间而形成该二极管， 这是由于观察发现可以改进该二极管的击穿电压。
该存储器单元115包括有一传导元件150，其延伸穿过介质170以将二极管130耦接于存储器元件140。
在所示的实施例中，传导元件150含有钨而且存储器元件140含有钨氧化物W0X。 存储器元件140被一层氮化钛150A或是被氮化硅与氮化钛的夹层所围绕。其它的物质还可用作衬垫。
在所示的实施例中，形成含有钨氧化物的存储器元件140的实施方式包括直接等离子体氧化、下游等离子体氧化、热扩散氧化、溅射和反应式溅射。等离子体氧化工艺的实施方式包括有纯氧气化学作用或混合的化学作用，例如氧气/氮气或氧气/氮气/氢气。在下游等离子体氧化的一实施例中，该下游等离子体被施加约1500毫托的压力、约1000瓦的功率、氧气与氢气流速比率在0. 1到100之间、约150°C的温度，并且持续10到2000秒的时间。参阅如美国专利申请号11/955，137，在此将其并作参考。这项工艺还导致该层150A 其顶部的氧化，以形成一场增强元件999。场增强元件999包含围绕其程度可接触到上部电极的存储器元件的氮化钛氧化物TiN0x。钨氧化物WOx是以较该氮化钛氧化物层的厚度更厚层的方法而形成。因此，介于该上部电极以及围绕于钨插头的衬垫顶端的介质厚度小于穿过该存储器元件到钨插头顶端的介质厚度。由于距离较短，位于上部电极与衬垫之间的电场大于上部电极与钨插头表面之间的电场。而且，位于钨氧化物上部的电场密度被加强。 当钨插头的直径，或者说是衬垫的内径，是位于约20微秒的数量级或以下，用于约1. 5伏特量级的施加电压，所加强的电场成为沿着整个存储器元件的截面实际上均勻的增加。
在另一实施例中，存储器元件140可包含选自于下列的一或多种金属氧化物如钛氧化物、镍氧化物、铝氧化物、铜氧化物、锆氧化物、钛-镍氧化物、锶-锆氧化物、氧化铌、 氧化钽、铬掺杂锆酸锶、铬掺杂钛酸锶、氯化聚醚、镧钙锰氧、以及过渡金属氧化物等等。电场增强元件的材料例如二氧化硅、HfOx、TiNOx, TiOx, AlOx,以及WOx等，可择优使得其具有较存储器元件140更高的电阻。
多个位线120包括作为该存储器单元115 —上部电极的位线120b。这些位线120 电耦接于存储器元件140，伸入并且通过如图2B所示的截面。这些位线120包含一或多层导体材料。这些位线120可含有镍或钼或其它高功函数导电物质。并且，上部与底部电极和
8导体可以是氮化钛、镱、铽、钇、镧、钪、锆、铪、铝、钽、钛、铌、铬、钒、锌、钨、钼、铜、铼、钌、钴、 镍、钼、铅、铑等等。高功函数电极降低操作的切换电流。以镍为例，于60nm的操作电流降至100微安以下，而切换速度小于50微秒，可以预期在85°C具有大于300年的保存时间。 而且，具有相似的生成自由能的上部电极能改善保存性质。
介质174分隔相邻的位线120。在所示的实施例中，介质170、172含有硅氧化物。 然而，还可选用其它介电材料。
从图2A和2B所是的截面图可以看出阵列100的存储器单元安排在字线110与位线120的交叉点位置。以存储器单元115作为代表，其安排于字线IlOb与位线120b的交叉点位置。此外，存储器元件140与传导元件150、160具有一第一宽度，其实际上和这些字线110(参阅图2A)的宽度114相同。而且，存储器元件140与传导元件150、160具有一第二宽度，其实际上和这些位线120(参阅图2B)的宽度124相同。在此所用的“实际上”一词是为了容纳制造允差。因此，阵列100的存储器单元的该截面区域完全由这些字线110 和这些位线120的尺寸所决定，让阵列100能有一高存储器密度。
这些字线110具有字线宽度114，并且由字线分隔距离112分隔相邻的字线 110(参阅图2幻。这些位线120具有位线宽度124，并且由位线分隔距离122分隔相邻的位线120(参阅图2B)。在优选实施例中，字线宽度114与字线分隔距离112的总和等于用于形成阵列100的工艺的特征尺寸F的两倍，而位线宽度124与位线分隔距离122的总和也等于该特征尺寸F的两倍。再则，F优选为在用于形成这些字线110与这些位线120的工艺(典型为平面印刷工艺)的一最小特征尺寸，其使得阵列100的存储器单元具有4F2的存储器单元面积。
如图2A-2B所示的存储器阵列100，存储器元件140自行与导电插头150对齐。以下所述较详细的制造实施例中，存储器元件140是经由传导元件150的材料氧化所形成。
操作状态下，耦接到相对应的字线IlOb和位线120b的偏压电路(例如，参阅图9 的偏压配置供应电压、电流源36)施以偏压排列于整个存储器单元115，以顺向偏压于二极管130，并在存储器元件140的电阻状态中感应一可编程的变更。存储器元件140的电阻显示存储于存储器单元115的数据值。
图3至6表示用以制造如图2A-2B所示存储器单元的交叉点阵列100的生产流程各步骤。
图3A-;3B显示在一基板上形成字线110以及在字线110上形成介质170的第一步骤的截面图，字线110由一第一方向伸展进入并穿出图3A所示的截面图，所示的实施例含有掺杂的半导体材料。字线110具有字线宽度114，并且由字线分隔距离112分隔相邻的字线。
接着，具有宽度610的偏压阵列600形成于介质170之内，以露出部分的字线110， 掺杂的半导体区域132在字线110之间例如用离子注入方式形成，产生的结构如图4A-4B 的截面图所示。
该掺杂的半导体区域132具有与字线110相反的传导类型。因此该掺杂的半导体区域132与字线110定义了 PN结134，二极管130包括掺杂的半导体区域132以及靠近掺杂的半导体区域132的一部分字线110。
接着，在图4A-4B中，传导元件150是在导通孔600中形成的，导致如图5A-5B截面图所示的结构。在本实施例中的传导元件150包括材料钨，且可通过导通孔600以化学气相沉积材料钨，接着施以平面化的步骤如化学机械磨光来形成。
然后，一部分的传导元件150及衬垫150A的氧化形成存储器元件140与场增强排列999，该场增强元件999与对应的传导元件150以及衬垫150A的剩余部分自行排列，导致如图6A-6B截面图所示的结构。氧化可以包括等离子体氧化以及一选择性的热氧化步骤。 例如可使用直接氧等离子体氧化法(direct oxygen plasma oxidation)或下游氧等离子体氧化法(downstream oxygen plasma oxidation)。实施例中包括纯氧气化学作用或混合的化学作用，如氧气/氮气或氧气/氮气/氢气。因为存储器元件140是由传导元件150 的氧化所形成的，因此不需要额外的遮蔽物来形成存储器元件140。
之后，金属氧化物存储器元件140利用暴露在包含至少一氮气、氢气或氩气的气体下，温度高于100°c来选择性固化(optionally cured)。该金属氧化物存储器元件140优选在温度高于150°C暴露于上述气体中来固化。将金属氧化物存储器元件140暴露于气体中可通过使用任何合适的高温系统来实现，例如熔炉系统或快速热脉冲(RTP系统)。暴露过程的时间、温度及压力取决于多种因素，包括所使用的系统，以及各实施例的不同。例如 温度范围可以从150°C到500°C，时间从10到10，000秒，在10_5到10_2托间的压力。下面将详细讨论关于图11A-11B，此处所述的固化金属氧化物存储器元件140是为了说明改善金属氧化物存储器元件140的电阻转换性能以及循环耐久性。
形成高功函数位线130使用例如物理气相沉积法，以介质174分开，形成于如图 6A-6B所示的结构上，而导致如图2A-2B所示的交叉点阵列100。在某些实施例中，关于图 4A-4B所述的金属氧化物存储器元件140的选择性暴露程序可替代操作于位线130上。偏压电路如供应电压和/或电流源可形成在相同的装置如存储器元件上，以及耦合到字线110 和位线120用于应用此处所述的偏压配置。形成位线130与介质174可通过将位线材料成型于图4A-4B中的结构，在位线130上形成介质，以及执行一平面化程序如化学机械抛光。
在图6B之后，一具有导体的上部电极形成。
图7为本发明的一整合电路10的简化流程图，该整合电路10包括存储器单元的交叉点存储器阵列100，该存储器单元包括一金属氧化物为基础的存储器元件以及一二极管存取装置。字线译码器14与多个字线16耦合且电子通信。位线(行)译码器18与多个位线20电子通信以从阵列100中的存储器单元(未显示)读取与写入数据。地址供应于排线22上至字线译码器与驱动器14以及位线译码器18。方块M中的感测放大器及数据进入结构经由数据排线26耦合至位线译码器18。数据的提供是从整合电路10上的输入 /输出端口，或从整合电路10内部或外部的其它数据源通过数据输入线观至方块M中的数据进入结构。其它的电路30可包括于整合电路10中，如一普遍用途的处理器或特殊用途的应用电路，或模块的结合提供由阵列100所支持的在芯片上的系统功能。数据的提供是从方块M中的感测放大器通过数据输出线32至整合电路10上的输入/输出端口，或整合电路10内部或外部的其它数据终点。
在本实施例中所实施的控制器34使用偏压配置状态机器，控制偏压配置供应电压36的应用，如读取、编程、以及编程验证电压。控制器34可使用已知的特殊用途逻辑电路来实施。在另一实施例中，控制器34包括一普遍用途的处理器，其可执行于相同的整合电路上以执行一计算机程序来控制该装置的操作。在又另一实施例中，特殊用途的逻辑电
10路与普遍用途的处理器可结合以利用于控制器34的实施。
如上述关于图6A-6B，在制造具有二极管存取装置的存储器单元时金属氧化物存储器元件140可通过暴露于包含至少一氮气、氢气或氩气的气体中来固化。
其它金属氧化物如钛氧化物、镍氧化物、铝氧化物、铜氧化物、锆氧化物、铌氧化物、钽氧化物、钛-镍氧化物、铬掺杂锆酸锶、铬掺杂钛酸锶、氯化聚醚、以及镧钙锰氧可与高功函数上部电极材料共同使用。
此装置不仅可使用双极操作，还可使用单极操作。双极操作表示该装置可以相反极性的电场来置位或复位操作。单极操作表示该装置可以相同极性的电场来置位或复位操作。
图8为具有一电场增强排列的一实施例存储器单元的简单示意图。
一存储器如抗氧化物RAM或磁隧穿结抗磁性RAM具有一场增强排列。存储器单元具有一上部电极与一底部电极，且存储器元件排列于上部电极与底部电极间的电流路径中且存储器组件、上部电极与底部电极电性连接。
在上部电极与底部电极间的电流路径中的电系列，一传导元件或导体具有“U”字形截面。该传导元件的“U”字形截面的凹处部分位于与上部电极距离第一距离dl处，对应该存储器元件的厚度dl。该传导元件的“U”字形截面的臂状部分位于与上部电极距离第二距离d2处，对应环绕该存储器元件的非导电绝缘体1的厚度d2。关于从上部电极算起的距离，dl是从该上部电极至传导元件的“U”字形截面的凹处部分的第一距离，d2是从该上部电极至传导元件的“U”字形截面的臂状部分的第二距离，且dl比d2大。一非导电绝缘体 2环绕该传导元件及该非导电绝缘体1。
绝缘体1与绝缘体2可以是相同或不同的材料。薄绝缘体1可导致在存储器单元中的电场的大小(尺寸)规模越来越小。因此，绝缘体1的材料需求为高电阻材料，如可在绝缘体1内支撑高电场的二氧化硅或氮氧化钛(TiNOx)。为使场增强，d2的厚度需小于dl。
绝缘体1越薄以及存储器元件的宽度越窄，则在绝缘体1的末端及存储器元件内所产生的电场越高。
图9为具有一电场增强排列的一实施例存储器单元的一截面图TEM图像。
在图9中，60nm装置的TEM图像以金属氧化物TiNOx作为存储器元件为特征。存储器元件的上部被非导电绝缘体TiNOxK环绕。传导元件为(i)导电性钨插头以及(ii)环绕存储器元件与导电性钨插头底部的导电性氮化钛(TiN)衬垫两者的组合。在此实施例中， 一自排列的场增强装置排列是通过氧化TiN衬垫为绝缘TiNOx,如此WOx被迫凸出于其余的 TiN衬垫上。
WOx电阻式存储器与互补金属氧化物半导体具有很好的兼容性，且具有简单的制作法。然而，不像过渡金属氧化物，WOx呈现低起始电阻吸引高电流，且严重限制其写入频觅O WOx与其它过渡金属氧化物电阻式存储器不同。由于温度的限制，RTO过程无法完全消除在原生的WOx电阻式存储器元件中钨-次氧化物形成泄漏路径。一形成过程改变该低电阻状态为一高电阻状态。此操作需要高电压/电流以及需要正确的极性；该形成脉冲的相反极性无法达到一高电阻状态。
WOx电阻式存储器的X射线光电子光谱学分析指出WOx电阻式存储器表面的顶层主要由WO3所组成，且在低于表面约2. 5nm处，其组成改变为W02+W205+W03的混合。导电式原子力显微镜显示泄漏路径可通过应用一电流穿过原子力显微镜尖端来消除，暗示泄漏路径被氧化所密封是由焦耳热所导致。
对于形成过程一提出的机制为正电压从较低于表面处吸引负02_离子，且将有漏洞的次氧化物转换为绝缘wo3。该上部电极为氧惰性的。下面的表格显示一氧惰性上部电极(TiN，Pt)较一氧反应上部电极(Al，Ti，W)显示优选的电阻式存储器的高电阻状态/低电阻状态(HRS/LRQ比。
电阻窗 TiN/W0x5K0-100K0 Pt/W0x5K0-1M0 A1/W0X无转换 Ti/WOx0.3K0-3K0 ff/W0x0.2K0-1K0 下面叙述置位/1复位机制。对于置位操作，产生一或多wo3_n灯丝，经 由电化学氧化还原反应架起上部与底部电极的桥梁。该导电性wo3_n层产 生低电阻状态。对于复位操作，wo3_n灯丝破裂且通过形成程序的相同机 制转换为绝缘的WO3 (由较深处拉出的02_所氧化)。因此，最初仅在未加 工的装置上以大量的泄漏路径形成特殊的复位。
电阻决定层靠近上部WOx表面。因此，完全密封的WO3是通过一正规的复位脉冲来
实现。对于各种不同尺寸(60nm，80nm，100nm)的装置实施置位/复位电压与电流显示复位与置位的V/I与装置大小没有或很弱的依赖关系，暗示WOx电阻式存储器的复位与置位机制透过氧化还原反应过程中灯丝的形成与分裂来支配。50ns的复位脉冲具有一中间复位电压保持在约-1. 3V，且一中间置位电流保持在约0. 65mA。
起始的电阻分布是与50个最近的ISOnm WOx电阻式存储器装置以及50个最近的 60nm WOx电阻式存储器装置来比较。在60nm，具有宽分布(log R介于3. 8与6. 5之间)的起始电阻更高，而对于ISOnm装置(log R介于2. 5与3. 0之间)是非常紧的。此可由泄漏路径的密度来解释。若泄漏路径密度接近在60nmX60nm的面积中的单一数字，则此分布是由统计学波动所预期。
紧密的程序电压分布是由于从50、60nm WOx电阻式存储器单元的置位与复位操作。对于复位(电阻约IOOkohm)平均电压是1. 91V，标准差0. 31V，而对于置位(电阻约 IOkohm)平均电压是1. 31V，标准差0. 22V。
瞬变电流的电流-时间图显示在60nm WOx电阻式存储器单元上50ns的复位与置位脉冲表现良好。可达到具有60nm WOx电阻式存储器单元的多层式芯片操作，以至少四层在20K0与80K0之间产生两个额外的层次，且该多层次芯片的耐久力> 104循环。> 109读取次数的优异的读取扰乱免疫存在时，以通常层次约1. 5X105ohms在0. 25V的复位状态， 通常层次约2. OX 105ohms在0. 5V的复位状态，通常层次约7. 5X103ohms在0. 5V的复位状态。
图10为在中央的电场v. S.存储器单元的直径的图，是由仿真以实施例存储器单元来复位与置位操作而来，两者都包括具有与不具有一电场增强排列的情况。
不具有该电场增强排列的该实施例存储器单元被参照为一棒状结构。在棒状结构中，该传导元件缺乏“U”字形截面，取而代之的是具有一插头的简单矩形截面。
不具有该电场增强排列的该实施例存储器单元被参照为场增强结构。因为传导元件的“U”字形截面的两臂的尖端更靠近上部电极，介于上部电极与传导元件之间的一给定电位差(例如分享底部电极的电压)与棒状结构相比具有更短的距离来改变；因此，具有电场增强排列的电场(根据E = V/d)会更高，接近传导元件的“U”字形截面的两臂的尖端。
当W插头的尺寸下降时，WOx中心的电场会相当高。接近边缘的电场会更高。此电场增强特征为在W插头结构内自行排列而不需要耗费任何额外的屏蔽。
图11为由具有一电场增强排列的各种直径实施例存储器单元在一形成操作下模拟而来的截面图的电场图。
图11针对具有IOnm至IOOnm直径的存储器元件，显示电场强度v. s.与存储器元件中心的距离。对于1. 5V的施加电压，一致增加该存储器元件尺寸达到约20nm，数据显示场实际上被增强了。
存储器元件的各种直径范围从100nm、80nm、60nm、40nm、20nm到10nm。图11将存储器单元的中心集合起来。图11指出，当插头的尺寸下降时，传导元件的“U”字形截面的两臂会更靠近。高电场的侧边位置对应存储器单元的半径(直径的一半)。
图12为由具有电场增强排列的IOOnm直径的实施例存储器单元仿真而来的电场的二维图。
图13为由具有电场增强排列的20nm直径的实施例存储器单元仿真而来的电场的二维图。
比较图12与图13还显示当插头的尺寸下降时，传导元件的“U”字形截面的两臂会更靠近，且近似传导元件的“U”字形截面的两臂的高电场渐增地聚集于中心。
图14为由具有电场增强排列的各种直径的实施例存储器单元在一形成操作下的实验结果而来的脉冲电压图。
图15为由具有电场增强排列的各种直径的实施例存储器单元在各种操作下的实验结果而来的电流图。
图14与图15显示当存储器单元尺寸上升时，初始形成程序所需的电压与电流快速下降。因此，在60nm或以下，初始形成程序实际上是被忽略的。在如此小的存储器单元尺寸中，控制电路可省略，或者简化而不操作，一具有命令码的不同形成操作不同于一规律置位或复位操作的命令码。取而代之的是，可执行规律操作。
图16为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下的实验结果而来的电阻v. s.脉冲电压宽度图。
图16指出如此小的存储器单元不需要不同的形成操作。
图17为由具有电场增强排列的60nm直径的实施例存储器单元在复位与置位操作的多次循环下而来的电阻v. s.循环次数图。
图17指出60nm装置的循环耐久力大于一百万次。在一百万次循环的复位/置位操作中，复位/置位电阻窗仍保持良好的分离。大约10倍电阻窗可通过编程-验证演译 (program-verify algorithms)来妥善地保持。
图18为对于具有电场增强排列的60nm直径的实施例存储器单元在一实际的加热时间后的电阻V. S.保持时间图。
复位与置位状态即使在150°C、2000小时的烘烤后也充分地分离。
以上所述是利用优选实施例详细说明本发明，而非限制本发明的范围，因此本领域的普通技术人员应能明白，适当而作细微的改变与调整，仍将不失本发明的要义所在，也不脱离本发明的精神和范围，故都应视为本发明的进一步实施例。
权利要求
1.一种存储器装置，其特征在于，包含一金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中；一非传导元件，邻近于该金属氧化物存储器元件；一传导元件，位于该第一电极与该第二电极之间的该电流路径中，该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离，其中该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间，而该非传导元件位于该传导元件的该第二部分与该第一电极之间。
2.根据权利要求1所述的存储器装置，其特征在于，还包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有一共同的电压极性。
3.根据权利要求1所述的存储器装置，其特征在于，还包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有相反的电压极性。
4.根据权利要求1所述的存储器装置，其特征在于，还包括在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，在正规操作前，该电路不会执行与该复位操作及该置位操作不同的一形成操作。
5.根据权利要求1所述的存储器装置，其特征在于，该第一电极为氧惰性的。
6.根据权利要求1所述的存储器装置，其特征在于，该非传导元件包含位于该第二电极上的一衬垫的一氧化物。
7.根据权利要求1所述的存储器装置，其特征在于，该传导元件包含位于该第二电极上的一衬垫、以及位于该衬垫中的一插头。
8.根据权利要求1所述的存储器装置，其特征在于，该存储器装置为一抗氧化物RAM。
9.根据权利要求1所述的存储器装置，其特征在于，该存储器装置为一磁隧穿结RAM。
10.一种制造一存储器装置的方法，其特征在于，包括在一第一电极上方的一凹处形成一传导元件，该传导元件包括一第一导电材料以及一第二导电材料；从该传导元件的该第一导电材料形成该存储器装置的一金属氧化物存储器元件；从该传导元件的该第二导电材料形成一非传导元件，该金属氧化物存储器元件邻近该非传导元件；以及在该金属氧化物存储器元件及该传导元件上方形成一第二电极，以使(i)该金属氧化物存储器元件具有介于该传导元件与该第二电极的余料之间的一第一厚度，以及(ii)该非传导元件具有介于该传导元件与该第二电极的余料之间的一第二厚度，该第一厚度大于该第二厚度。
11.根据权利要求10所述的方法，其特征在于，形成该传导元件包括形成具有一表面的该传导元件，该表面包括该第一导电材料与该第二导电材料，该第一导电材料在该表面邻近该第二导电材料。
12.根据权利要求10所述的方法，其特征在于，通过氧化该传导元件的一表面来共同执行形成该金属氧化物存储器元件及形成该非传导元件。
13.根据权利要求10所述的方法，其特征在于，形成该传导元件包括形成具有一表面的该传导元件，该表面包括该第一导电材料与该第二导电材料，该第一导电材料在该表面邻近该第二导电材料，其中通过氧化该传导元件的一表面来共同执行形成该金属氧化物存储器元件及形成该非传导元件。
14.根据权利要求10所述的方法，其特征在于，还包括形成在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有一共同的电压极性。
15.根据权利要求10所述的方法，其特征在于，还包括形成在该金属氧化物存储器元件上执行一复位操作以及一置位操作的电路，该复位操作以及该置位操作具有相反的电压极性。
16.根据权利要求10所述的方法，其特征在于，在用于该存储器单元的正规使用的置位及复位操作之前，不需要不同于该置位及复位操作的一形成操作。
17.根据权利要求10所述的方法，其特征在于，该第二电极为氧惰性的。
18.根据权利要求10所述的方法，其特征在于，形成该非传导元件包括在底部电极上氧化该传导元件的一导电衬垫。
19.根据权利要求10所述的方法，其特征在于，形成该传导元件包括在底部电极上形成一导电衬垫；以及在该导电衬垫中形成一导电插头。
20.根据权利要求10所述的方法，其特征在于，由该方法所制造的该存储器装置为一抗氧化物RAM。
21.根据权利要求10所述的方法，其特征在于，由该方法所制造的该存储器装置为一磁隧穿结RAM。
22.—种存储器装置，其特征在于，包含一存储器单元的交叉点阵列，在该阵列中的存储器单元包括一金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中；一非传导元件，邻近于该金属氧化物存储器元件；一传导元件，位于该第一电极与该第二电极之间的该电流路径中，该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离，其中该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间，而该非传导元件位于该传导元件的该第二部分与该第一电极之间。
全文摘要
本发明提供一种存储器装置，其包含一金属氧化物存储器元件，位于具有一第一电压的一第一电极与具有一第二电压的一第二电极之间的一电流路径中；一非传导元件，邻近于该金属氧化物存储器元件；一传导元件，位于该第一电极与该第二电极之间的该电流路径中，该传导元件具有与该第一电极距离一第一距离的一第一部分以及与该第二电极距离一第二距离的一第二部分，该第一距离大于该第二距离，其中该金属氧化物存储器元件位于该传导元件的该第一部分与该第一电极之间，而该非传导元件位于该传导元件的该第二部分与该第一电极之间。本发明的具有场增强排列的存储器装置，其在形成存储器单元的时候对高电流需求较小。
文档编号H01L27/24GK102184744SQ20111003043
公开日2011年9月14日 申请日期2011年1月19日 优先权日2010年1月19日
发明者简维志, 陈彦儒, 陈逸舟 申请人:旺宏电子股份有限公司
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