用于高电压场效应晶体管的栅蚀刻工艺的制作方法
专利名称：用于高电压场效应晶体管的栅蚀刻工艺的制作方法
技术领域：
本发明涉及用于制作高电压场效应晶体管的半导体工艺。
背景技术：
高电压场效应晶体管(HVFET)在半导体领域中是公知的。许多HVFET采用包括延 伸漏极区(extended drain region)的器件结构，该延伸漏极区在器件处于“截止”状态时 支持或阻挡所施加的高电压(例如，几百伏特)。在常规的垂直HVFET结构中，半导体材料 平台(mesa)形成在导通状态下用于电流流动的该延伸漏极或漂移区。沟槽栅极结构形成 于基板顶部附近，邻近设置体区的该平台的侧壁区。施加适当的电压电势至栅极导致沿体 区的垂直侧壁部分形成导电通道，使得电流会垂直地流过该半导体材料，即，从设置源极区 的基板顶面向下至漏极区所在的基板底部。
发明内容
根据本发明的一个方面，提供了 一种栅极蚀刻处理方法，包括蚀刻第一导电类型 的半导体材料以形成第一和第二沟槽，所述第一和第二沟槽限定出具有第一和第二侧壁的 平台；形成分别覆盖所述第一和第二侧壁的第一和第二介电层；在掩蔽层中形成第一和第 二开口，所述第一和第二开口分别置于在所述平台的相对侧上的第一和第二介电区域上， 所述掩蔽层具有在所述第一和第二开口之间的覆盖所述平台的部分，所述部分交叠与所述 平台顶面一致的所述第一和第二侧壁的每个边缘并超出所述每个边缘一段距离；通过相应 的第一和第二开口来各向异性地蚀刻所述第一和第二介电区域，以创建第一和第二栅极沟 槽；各向同性地蚀刻所述第一和第二栅极沟槽中的所述第一和第二介电区域，以除去所述 第一和第二侧壁部分；在所述第一和第二介电区域的各向同性蚀刻之后，在所述平台的所 述第一和第二侧壁的每个上热形成栅极氧化物；以及在所述第一和第二栅极沟槽中分别形 成第一和第二栅极构件，所述第一和第二栅极构件包括多晶硅并且通过所述栅极氧化物分 别与所述第一和第二侧壁绝缘。根据本发明的另一个方面，提供了一种栅极蚀刻处理方法，包括通过掩蔽层的第 一和第二开口等离子体蚀刻第一和第二氧化物区域以创建第一和第二沟槽，所述第一和第 二沟槽位于半导体材料的平台的相对侧，所述等离子体蚀刻留下覆盖所述平台的所述第一 和第二侧壁的每个侧壁的氧化物层；利用蚀刻剂蚀刻所述第一和第二沟槽中的所述第一和 第二氧化物区域，以去除所述氧化物层，所述蚀刻剂相对于所述半导体材料具有选择性，使 得所述第一和第二侧壁的半导体材料不被破坏；以及在所述平台的所述第一和第二侧壁上 热生长栅极氧化物。根据本发明的另一个方面，提供了一种栅极蚀刻处理方法，包括通过掩蔽层的第一和第二开口，利用第一蚀刻剂蚀刻第一和第二介电区域以创建分别邻近半导体材料的平 台的第一和第二侧壁布置的第一和第二沟槽，留下所述第一和第二介电区域的分别覆盖所 述平台的所述第一和第二侧壁的第一和第二部分，结果所述平台包括场效应晶体管的延伸 漏极区；以及利用第二蚀刻剂蚀刻所述第一和第二介电区域的所述第一和第二部分，以暴
露所述第一和第二侧壁。根据本发明的另一个方面，提供了一种场效应晶体管器件结构，包括在第一氧化 物区域中形成的第一栅极沟槽，所述第一氧化物区域填充了被蚀刻进外延硅材料层的第一 垂直沟槽，在第二氧化物区域中形成的第二栅极沟槽，所述第二氧化物区域填充了被蚀刻 进所述外延硅材料层的第二垂直沟槽，所述第一和第二垂直沟槽限定出在所述第一和第二 垂直沟槽之间的所述硅材料层的平台，每个栅极沟槽掺杂多晶硅或其他适合材料填充以形 成栅极构件，所述栅极构件邻近所述外延硅材料层的平台布置，并且通过在所述平台的侧 壁上热生长的高质量栅极氧化物而与所述平台绝缘。
在附图的图示中示例性地而非限制性地说明本发明，附图中图IA说明在制作工艺中在基板上形成外延层的初始步骤之后的垂直HVFET的示 例性截面图。图IB说明在形成硅平台的垂直沟槽蚀刻之后的图IA的示例性器件结构。图IC说明在平台侧壁上形成介电层和使用多晶硅填充沟槽剩余部分之后图IB的 示例性器件结构。图ID说明掩蔽硅基板顶面之后图IC的示例性器件结构。图IE说明形成栅极沟槽之后图ID的示例性器件结构。图IF说明除去栅极沟槽中覆盖平台侧壁的氧化物之后图IE的示例性器件结构。图IG说明除去掩蔽层、形成平台侧壁的薄栅极氧化物并且随后填充栅极沟槽之 后图IF的示例性器件结构。图IH以透视图说明图IG的示例性器件结构，该透视图示出了与沟槽栅极结构有 关的场板(field plate)。图II说明形成源极区和体区之后图IH的示例性器件结构。
具体实施例方式在下述描述中，阐述了具体细节，例如材料类型、尺寸、结构特征、工艺步骤等，以 便提供对本发明的彻底理解。然而，所属技术领域的普通技术人员将会理解，实践本发明可 以不需要这些具体细节。应该理解，图中的元件是代表性的，为了清楚而未按比例绘制。还要理解，尽管披 露了 N沟道HVFET器件的制作方法，但是通过对所有所示掺杂区使用相反的导电类型也可 以制作P沟道HVFET。此外，尽管图中看上去示出了单个器件，但是技术人员将会理解，这些 晶体管结构一般是以重复、叉指、或其他复制方式来制作。换言之，通过图1A-1I中各种示 例工艺步骤制作所示的垂直HVFET器件结构的方法，可以用于构造具有多个平行布置或复 制区域的器件。
图IA说明在制作工艺中在N+掺杂硅基板11上形成N型半导体材料的外延层12 的初始步骤之后垂直HVFET的示例性截面图。在一个实施例中，外延层12具有约15μπι至 120 μ m厚的垂直厚度。N+基板11重掺杂以最小化其对流经其至漏电极的电流的电阻，该漏 电极位于成品器件的基板底部上。外延层12的掺杂可以在形成该层时实施。在一个实施 例中，外延层12的掺杂浓度线性渐变，以产生呈现基本上均勻电场分布的延伸漏极区。线 性渐变可终止于外延层12顶面下的某一点。在外延层12形成之后，恰当地掩蔽该半导体晶片的顶面，且随后在外延层12内蚀 刻形成深的垂直沟槽。图IB说明制作工艺中在形成硅平台14的垂直沟槽蚀刻之后的垂直 HVFET的示例性截面侧视图。平台14的高度和宽度，以及相邻垂直沟槽之间的间距由器件 的击穿电压要求来确定。外延材料12的平台14最终形成最后的HVFET器件结构的N型漂 移区。应该理解，在各种实施例中，平台14可沿正交方向(进出纸面的方向)延伸相当大 的横向距离。在特定实施例中，平台14形成的N型漂移区的横向宽度与能够可靠地制造的 宽度一样窄，从而实现非常高的击穿电压(例如，600V)。图IC说明在平台14侧壁上形成介电层以形成氧化物区15以及随后使用多晶硅 或另一合适材料填充沟槽剩余部分以形成场板3 和3 之后图IB的示例性器件结构。该 介电层优选包括二氧化硅，尽管也可以使用氮化硅或其他合适的介电材料。在本示例中，氧 化物区1 覆盖平台14的侧壁19a，而氧化物区1 覆盖平台14的相对侧的侧壁19b。侧 壁氧化物区15a和1 还覆盖每一个相应沟槽内的N+基板11的暴露部分。氧化物区15 可以通过包括热生长和化学气相沉积的各种已知方法来形成。在形成侧壁氧化物区15之后，使用导电材料填充该沟槽的剩余开口部分，该导电 材料形成场板3 和35b。随后使用例如化学机械抛光的常规技术平坦化该基板的顶面。 用于形成场板的导电材料可包括重掺杂多晶硅、金属(或金属合金)、硅化物或者其他合适 材料。在成品器件结构中，场板构件3 和3 通常作为电容性极板，用于在HVFET处于截 止状态时(即，当漏极升高到高电压电势时)耗尽电荷的延伸漏极区。在一个实施例中，将 各个场板35与平台14的侧壁19分离的侧壁氧化物15的厚度约为4 μ m。图ID说明掩蔽硅基板顶面之后图IC的示例性器件结构。在本示例中，掩蔽层21 包括具有开2 和22b的光敏抗蚀剂层，开2 和22b分别位于平台14相对侧的氧化物区 1 和1 上方。注意，直接在平台14上方的掩蔽层21的部分在该平台的每侧上延伸或交 叠超出侧壁19边缘一距离“d”，以覆盖氧化物区1 和15b的第一和第二侧壁部分。也就 是说，最靠近平台14的每个开口 22的边缘与平台14的侧壁19不一致；而是，开口 22故意 偏移，使得每个开口 22的最近边缘离开相应平台侧壁19 一小的距离。在一个实施例中，交 叠距离“d”约为0. 2μπι至0. 5μπι。图IE说明形成栅极沟槽2 和24b之后图ID的示例性器件结构。通过第一电介 质蚀刻(如箭头沈所示)形成栅极沟槽2 和Mb，该第一电介质蚀刻除去开口 22正下方 区域内的氧化物区15的介电材料。在一个实施例中，第一电介质蚀刻为基本上各向异性的 等离子体蚀刻。向下进行该第一电介质蚀刻26直到期望的或者目标深度，在一个实施例中 该深度约为3 μ m深。例如C4F8/C0/Ar/02气体的混合物可以用于等离子体蚀刻沈。注意， 第一蚀刻的各向异性性质在栅极沟槽内产生基本上垂直的侧壁轮廓，其不延伸或穿透到平 台14的侧壁19。换言之，掩蔽层21的交叠距离“d”为使得通过开口 22进行的各向异性蚀刻不攻击硅平台侧壁19 ；相反，包含氧化物区15的介电材料的部分在该第一电介质蚀刻之 后仍保持覆盖侧壁19。图IF说明除去栅极沟槽中覆盖平台14侧壁19的氧化物之后图IE的示例性器件 结构。通过掩蔽层21的开口 2 和22b可以进行第二电介质蚀刻(如箭头四所示)以完 全除去侧壁19a和19b上的剩余氧化物。在一个实施例中，第二电介质蚀刻为湿法蚀刻(例 如，使用含缓冲剂的(bufferecOHF)，该湿法蚀刻在性质上基本上是各向同性的。结果是形 成一对栅极沟槽开口 27a和27b，它们分别暴沿露平台14的侧壁19a和19b的外延硅材料。在所示实施例中，第二电介质蚀刻四是高度选择性的，这意味着其对介电材料的 蚀刻速率远快于对硅的蚀刻。使用这种工艺，各个侧壁19的硅表面未受损伤，由此允许随 后在侧壁表面上生长高质量的栅极氧化物。此外，由于第二电介质蚀刻的基本上各向同性 的性质，栅极沟槽沿竖向和横向方向以相似的速率被蚀刻。然而，当第二电介质蚀刻用于除 去硅平台侧壁上剩余的几十微米的二氧化硅时，对沟槽栅极开口 27的纵横比的总体影响 比较不显著。在一个实施例中，各个栅极沟槽开口 27的横向宽度约为1. 5μπι宽，且最后深 度约为3. 5μπι。图IG说明除去掩蔽层21，形成覆盖侧壁19暴露部分的高质量薄(例如 500人) 栅极氧化物并且随后填充栅极沟槽之后图IF的示例性器件结构。在一个实施例中，栅极氧 化物层31热生长为具有100至IOOOA的厚度。在形成栅极氧化物31之前除去掩蔽层21。 使用掺杂多晶硅或其他合适材料填充各个栅极沟槽的剩余部分，其在完成的器件结构中形 成栅极构件33a和33b。图IH以透视图说明图IG的示例性器件结构，该透视图示出了与沟槽栅极结构有 关的场板3 和35b。沟槽栅极结构包括栅极构件33，该栅极构件33置为邻近平台14的 侧壁19并隔着栅极氧化物层31与平台14的侧壁19绝缘。技术人员将会理解，掩蔽层21的交叠距离“d”应充分大，足以使得即使在最坏情 况的掩模未对准误差时，所得到的掩蔽层21相对于平台14侧壁的交叠仍防止等离子体蚀 刻沈沿任一侧壁19攻击硅材料。类似地，掩蔽层21的掩蔽距离“d”不应太大，而使得在 最坏情况的掩模未对准时，残留在任一侧壁19上的氧化物无法通过合理的第二电介质蚀 刻除去。例如如果交叠距离“d”恰巧太大，则除去覆盖侧壁19的氧化物所需的第二电介质 蚀刻四可能导致过量地减薄留在(即，分隔)栅极构件33和场板35之间的氧化物，潜在 地导致这些元件之间的隔离不充分。图II说明在外延层12顶部附近形成N+源极区38和P型体区39之后图IH的示 例性器件结构。可以使用普通沉积、扩散与/或注入工艺技术来分别形成源极区38和体区 39。在形成N+源极区38之后，通过使用常规制作方法形成源极、漏极、栅极、以及电连接到 该器件的各个区域/材料的场板电极(为了清楚而未示于图中)而完成HVFET。尽管已经结合特定实施例描述本发明，但是本领域技术人员应该理解，在本发明 的范围内可以进行许多修改和变更。因此，说明书和附图视为说明而非限制本发明。
权利要求
1.一种栅极蚀刻处理方法，包括蚀刻第一导电类型的半导体材料以形成第一和第二沟槽，所述第一和第二沟槽限定出 具有第一和第二侧壁的平台；形成分别覆盖所述第一和第二侧壁的第一和第二介电层；在掩蔽层中形成第一和第二开口，所述第一和第二开口分别置于在所述平台的相对侧 上的第一和第二介电区域上，所述掩蔽层具有在所述第一和第二开口之间的覆盖所述平台 的部分，所述部分交叠与所述平台顶面一致的所述第一和第二侧壁的每个边缘并超出所述 每个边缘一段距离；通过相应的第一和第二开口来各向异性地蚀刻所述第一和第二介电区域，以创建第一 和第二栅极沟槽；各向同性地蚀刻所述第一和第二栅极沟槽中的所述第一和第二介电区域，以除去所述 第一和第二侧壁部分；在所述第一和第二介电区域的各向同性蚀刻之后，在所述平台的所述第一和第二侧壁 的每个上热形成栅极氧化物；以及在所述第一和第二栅极沟槽中分别形成第一和第二栅极构件，所述第一和第二栅极构 件包括多晶硅并且通过所述栅极氧化物分别与所述第一和第二侧壁绝缘。
2.如权利要求1所述的方法，还包括在所述第一和第二沟槽中分别形成第一和第二场 板构件，所述第一和第二场板构件通过所述第一和第二介电区域而与所述平台绝缘。
3.如权利要求1所述的方法，其中，所述距离是大约0.2 μ m到0. 5 μ m。
4.如权利要求1所述的方法，其中，所述距离大于所述掩蔽层的最坏情况的未对准误差。
5.如权利要求1到4中任意一个所述的方法，还包括在邻近所述第一和第二栅极构件 的所述平台的顶面附近形成体区，所述体区是第二导电类型的。
6.如权利要求5所述的方法，还包括在所述平台的顶面形成所述第一导电类型的源极 区，所述源极区布置在所述体区之上。
7.一种栅极蚀刻处理方法，包括通过掩蔽层的第一和第二开口等离子体蚀刻第一和第二氧化物区域以创建第一和第 二沟槽，所述第一和第二沟槽位于半导体材料的平台的相对侧，所述等离子体蚀刻留下覆 盖所述平台的所述第一和第二侧壁的每个侧壁的氧化物层；利用蚀刻剂蚀刻所述第一和第二沟槽中的所述第一和第二氧化物区域，以去除所述氧 化物层，所述蚀刻剂相对于所述半导体材料具有选择性，使得所述第一和第二侧壁的半导 体材料不被破坏；以及在所述平台的所述第一和第二侧壁上热生长栅极氧化物。
8.如权利要求7所述的方法，其中，所述等离子体蚀刻包括各向异性蚀刻。
9.一种栅极蚀刻处理方法，包括通过掩蔽层的第一和第二开口，利用第一蚀刻剂蚀刻第一和第二介电区域以创建分别 邻近半导体材料的平台的第一和第二侧壁布置的第一和第二沟槽，留下所述第一和第二介 电区域的分别覆盖所述平台的所述第一和第二侧壁的第一和第二部分，结果所述平台包括 场效应晶体管的延伸漏极区；以及利用第二蚀刻剂蚀刻所述第一和第二介电区域的所述第一和第二部分，以暴露所述第一和第二侧壁。
10.如权利要求9所述的方法，其中，所述第二蚀刻剂相对于所述半导体材料具有选择 性，使得所述第一和第二侧壁的半导体材料不被所述蚀刻破坏。
11.如权利要求9所述的方法，其中，所述第一蚀刻剂基本是各向异性的，并且所述第 二蚀刻剂是各向同性的。
12.如权利要求9到11中任意一个所述的方法，其中利用所述第二蚀刻剂的蚀刻是通 过所述掩蔽层的所述第一和第二开口执行的。
13.—种场效应晶体管器件结构，包括在第一氧化物区域中形成的第一栅极沟槽，所述第一氧化物区域填充了被蚀刻进外延 硅材料层的第一垂直沟槽，在第二氧化物区域中形成的第二栅极沟槽，所述第二氧化物区域填充了被蚀刻进所述 外延硅材料层的第二垂直沟槽，所述第一和第二垂直沟槽限定出在所述第一和第二垂直沟 槽之间的所述硅材料层的平台，每个栅极沟槽掺杂多晶硅或其他适合材料填充以形成栅极构件，所述栅极构件邻近所 述外延硅材料层的平台布置，并且通过在所述平台的侧壁上热生长的高质量栅极氧化物而 与所述平台绝缘。
14.如权利要求13的场效应晶体管器件结构，其中，所述第一和第二栅极沟槽具有部 分已经被各向同性蚀刻的成形特征。
15.如权利要求13的场效应晶体管器件结构，其中，所述高质量栅极氧化物具有在范 围100到1000埃范围内的厚度。
16.如权利要求13到15中任意一个所述的场效应晶体管器件结构，其中，被所述第一 和第二氧化物区域填充的所述第一和第二垂直沟槽也被由导电材料形成的第一和第二场 板填充。
全文摘要
本公开提供了用于高电压场效应晶体管的栅蚀刻工艺。在一个实施例中，一种方法包括通过掩蔽层的第一和第二开口以基本上各向同性的方式蚀刻第一和第二介电区域以形成第一和第二沟槽。该第一和第二介电区域置于半导体材料的平台的相侧，该平台具有分别邻近该第一和第二介电区域的第一和第二侧壁。该第一和第二沟槽内的第一和第二介电区域随后以基本上各向同性的方式被蚀刻以露出该第一和第二侧壁。栅极氧化物形成于该平台的第一和第二侧壁上。应该强调，提供该摘要的目的仅仅是为了满足要求提供摘要以使得研究人员或其他读者能够快速确定该技术公开的主题的规则。
文档编号H01L21/336GK102130015SQ20111003086
公开日2011年7月20日 申请日期2007年10月8日 优先权日2006年10月3日
发明者D·R·迪斯尼 申请人:电力集成公司
技术领域：
本发明涉及用于制作高电压场效应晶体管的半导体工艺。
背景技术：
高电压场效应晶体管(HVFET)在半导体领域中是公知的。许多HVFET采用包括延 伸漏极区(extended drain region)的器件结构，该延伸漏极区在器件处于“截止”状态时 支持或阻挡所施加的高电压(例如，几百伏特)。在常规的垂直HVFET结构中，半导体材料 平台(mesa)形成在导通状态下用于电流流动的该延伸漏极或漂移区。沟槽栅极结构形成 于基板顶部附近，邻近设置体区的该平台的侧壁区。施加适当的电压电势至栅极导致沿体 区的垂直侧壁部分形成导电通道，使得电流会垂直地流过该半导体材料，即，从设置源极区 的基板顶面向下至漏极区所在的基板底部。
发明内容
根据本发明的一个方面，提供了 一种栅极蚀刻处理方法，包括蚀刻第一导电类型 的半导体材料以形成第一和第二沟槽，所述第一和第二沟槽限定出具有第一和第二侧壁的 平台；形成分别覆盖所述第一和第二侧壁的第一和第二介电层；在掩蔽层中形成第一和第 二开口，所述第一和第二开口分别置于在所述平台的相对侧上的第一和第二介电区域上， 所述掩蔽层具有在所述第一和第二开口之间的覆盖所述平台的部分，所述部分交叠与所述 平台顶面一致的所述第一和第二侧壁的每个边缘并超出所述每个边缘一段距离；通过相应 的第一和第二开口来各向异性地蚀刻所述第一和第二介电区域，以创建第一和第二栅极沟 槽；各向同性地蚀刻所述第一和第二栅极沟槽中的所述第一和第二介电区域，以除去所述 第一和第二侧壁部分；在所述第一和第二介电区域的各向同性蚀刻之后，在所述平台的所 述第一和第二侧壁的每个上热形成栅极氧化物；以及在所述第一和第二栅极沟槽中分别形 成第一和第二栅极构件，所述第一和第二栅极构件包括多晶硅并且通过所述栅极氧化物分 别与所述第一和第二侧壁绝缘。根据本发明的另一个方面，提供了一种栅极蚀刻处理方法，包括通过掩蔽层的第 一和第二开口等离子体蚀刻第一和第二氧化物区域以创建第一和第二沟槽，所述第一和第 二沟槽位于半导体材料的平台的相对侧，所述等离子体蚀刻留下覆盖所述平台的所述第一 和第二侧壁的每个侧壁的氧化物层；利用蚀刻剂蚀刻所述第一和第二沟槽中的所述第一和 第二氧化物区域，以去除所述氧化物层，所述蚀刻剂相对于所述半导体材料具有选择性，使 得所述第一和第二侧壁的半导体材料不被破坏；以及在所述平台的所述第一和第二侧壁上 热生长栅极氧化物。根据本发明的另一个方面，提供了一种栅极蚀刻处理方法，包括通过掩蔽层的第一和第二开口，利用第一蚀刻剂蚀刻第一和第二介电区域以创建分别邻近半导体材料的平 台的第一和第二侧壁布置的第一和第二沟槽，留下所述第一和第二介电区域的分别覆盖所 述平台的所述第一和第二侧壁的第一和第二部分，结果所述平台包括场效应晶体管的延伸 漏极区；以及利用第二蚀刻剂蚀刻所述第一和第二介电区域的所述第一和第二部分，以暴
露所述第一和第二侧壁。根据本发明的另一个方面，提供了一种场效应晶体管器件结构，包括在第一氧化 物区域中形成的第一栅极沟槽，所述第一氧化物区域填充了被蚀刻进外延硅材料层的第一 垂直沟槽，在第二氧化物区域中形成的第二栅极沟槽，所述第二氧化物区域填充了被蚀刻 进所述外延硅材料层的第二垂直沟槽，所述第一和第二垂直沟槽限定出在所述第一和第二 垂直沟槽之间的所述硅材料层的平台，每个栅极沟槽掺杂多晶硅或其他适合材料填充以形 成栅极构件，所述栅极构件邻近所述外延硅材料层的平台布置，并且通过在所述平台的侧 壁上热生长的高质量栅极氧化物而与所述平台绝缘。
在附图的图示中示例性地而非限制性地说明本发明，附图中图IA说明在制作工艺中在基板上形成外延层的初始步骤之后的垂直HVFET的示 例性截面图。图IB说明在形成硅平台的垂直沟槽蚀刻之后的图IA的示例性器件结构。图IC说明在平台侧壁上形成介电层和使用多晶硅填充沟槽剩余部分之后图IB的 示例性器件结构。图ID说明掩蔽硅基板顶面之后图IC的示例性器件结构。图IE说明形成栅极沟槽之后图ID的示例性器件结构。图IF说明除去栅极沟槽中覆盖平台侧壁的氧化物之后图IE的示例性器件结构。图IG说明除去掩蔽层、形成平台侧壁的薄栅极氧化物并且随后填充栅极沟槽之 后图IF的示例性器件结构。图IH以透视图说明图IG的示例性器件结构，该透视图示出了与沟槽栅极结构有 关的场板(field plate)。图II说明形成源极区和体区之后图IH的示例性器件结构。
具体实施例方式在下述描述中，阐述了具体细节，例如材料类型、尺寸、结构特征、工艺步骤等，以 便提供对本发明的彻底理解。然而，所属技术领域的普通技术人员将会理解，实践本发明可 以不需要这些具体细节。应该理解，图中的元件是代表性的，为了清楚而未按比例绘制。还要理解，尽管披 露了 N沟道HVFET器件的制作方法，但是通过对所有所示掺杂区使用相反的导电类型也可 以制作P沟道HVFET。此外，尽管图中看上去示出了单个器件，但是技术人员将会理解，这些 晶体管结构一般是以重复、叉指、或其他复制方式来制作。换言之，通过图1A-1I中各种示 例工艺步骤制作所示的垂直HVFET器件结构的方法，可以用于构造具有多个平行布置或复 制区域的器件。
图IA说明在制作工艺中在N+掺杂硅基板11上形成N型半导体材料的外延层12 的初始步骤之后垂直HVFET的示例性截面图。在一个实施例中，外延层12具有约15μπι至 120 μ m厚的垂直厚度。N+基板11重掺杂以最小化其对流经其至漏电极的电流的电阻，该漏 电极位于成品器件的基板底部上。外延层12的掺杂可以在形成该层时实施。在一个实施 例中，外延层12的掺杂浓度线性渐变，以产生呈现基本上均勻电场分布的延伸漏极区。线 性渐变可终止于外延层12顶面下的某一点。在外延层12形成之后，恰当地掩蔽该半导体晶片的顶面，且随后在外延层12内蚀 刻形成深的垂直沟槽。图IB说明制作工艺中在形成硅平台14的垂直沟槽蚀刻之后的垂直 HVFET的示例性截面侧视图。平台14的高度和宽度，以及相邻垂直沟槽之间的间距由器件 的击穿电压要求来确定。外延材料12的平台14最终形成最后的HVFET器件结构的N型漂 移区。应该理解，在各种实施例中，平台14可沿正交方向(进出纸面的方向)延伸相当大 的横向距离。在特定实施例中，平台14形成的N型漂移区的横向宽度与能够可靠地制造的 宽度一样窄，从而实现非常高的击穿电压(例如，600V)。图IC说明在平台14侧壁上形成介电层以形成氧化物区15以及随后使用多晶硅 或另一合适材料填充沟槽剩余部分以形成场板3 和3 之后图IB的示例性器件结构。该 介电层优选包括二氧化硅，尽管也可以使用氮化硅或其他合适的介电材料。在本示例中，氧 化物区1 覆盖平台14的侧壁19a，而氧化物区1 覆盖平台14的相对侧的侧壁19b。侧 壁氧化物区15a和1 还覆盖每一个相应沟槽内的N+基板11的暴露部分。氧化物区15 可以通过包括热生长和化学气相沉积的各种已知方法来形成。在形成侧壁氧化物区15之后，使用导电材料填充该沟槽的剩余开口部分，该导电 材料形成场板3 和35b。随后使用例如化学机械抛光的常规技术平坦化该基板的顶面。 用于形成场板的导电材料可包括重掺杂多晶硅、金属(或金属合金)、硅化物或者其他合适 材料。在成品器件结构中，场板构件3 和3 通常作为电容性极板，用于在HVFET处于截 止状态时(即，当漏极升高到高电压电势时)耗尽电荷的延伸漏极区。在一个实施例中，将 各个场板35与平台14的侧壁19分离的侧壁氧化物15的厚度约为4 μ m。图ID说明掩蔽硅基板顶面之后图IC的示例性器件结构。在本示例中，掩蔽层21 包括具有开2 和22b的光敏抗蚀剂层，开2 和22b分别位于平台14相对侧的氧化物区 1 和1 上方。注意，直接在平台14上方的掩蔽层21的部分在该平台的每侧上延伸或交 叠超出侧壁19边缘一距离“d”，以覆盖氧化物区1 和15b的第一和第二侧壁部分。也就 是说，最靠近平台14的每个开口 22的边缘与平台14的侧壁19不一致；而是，开口 22故意 偏移，使得每个开口 22的最近边缘离开相应平台侧壁19 一小的距离。在一个实施例中，交 叠距离“d”约为0. 2μπι至0. 5μπι。图IE说明形成栅极沟槽2 和24b之后图ID的示例性器件结构。通过第一电介 质蚀刻(如箭头沈所示)形成栅极沟槽2 和Mb，该第一电介质蚀刻除去开口 22正下方 区域内的氧化物区15的介电材料。在一个实施例中，第一电介质蚀刻为基本上各向异性的 等离子体蚀刻。向下进行该第一电介质蚀刻26直到期望的或者目标深度，在一个实施例中 该深度约为3 μ m深。例如C4F8/C0/Ar/02气体的混合物可以用于等离子体蚀刻沈。注意， 第一蚀刻的各向异性性质在栅极沟槽内产生基本上垂直的侧壁轮廓，其不延伸或穿透到平 台14的侧壁19。换言之，掩蔽层21的交叠距离“d”为使得通过开口 22进行的各向异性蚀刻不攻击硅平台侧壁19 ；相反，包含氧化物区15的介电材料的部分在该第一电介质蚀刻之 后仍保持覆盖侧壁19。图IF说明除去栅极沟槽中覆盖平台14侧壁19的氧化物之后图IE的示例性器件 结构。通过掩蔽层21的开口 2 和22b可以进行第二电介质蚀刻(如箭头四所示)以完 全除去侧壁19a和19b上的剩余氧化物。在一个实施例中，第二电介质蚀刻为湿法蚀刻(例 如，使用含缓冲剂的(bufferecOHF)，该湿法蚀刻在性质上基本上是各向同性的。结果是形 成一对栅极沟槽开口 27a和27b，它们分别暴沿露平台14的侧壁19a和19b的外延硅材料。在所示实施例中，第二电介质蚀刻四是高度选择性的，这意味着其对介电材料的 蚀刻速率远快于对硅的蚀刻。使用这种工艺，各个侧壁19的硅表面未受损伤，由此允许随 后在侧壁表面上生长高质量的栅极氧化物。此外，由于第二电介质蚀刻的基本上各向同性 的性质，栅极沟槽沿竖向和横向方向以相似的速率被蚀刻。然而，当第二电介质蚀刻用于除 去硅平台侧壁上剩余的几十微米的二氧化硅时，对沟槽栅极开口 27的纵横比的总体影响 比较不显著。在一个实施例中，各个栅极沟槽开口 27的横向宽度约为1. 5μπι宽，且最后深 度约为3. 5μπι。图IG说明除去掩蔽层21，形成覆盖侧壁19暴露部分的高质量薄(例如 500人) 栅极氧化物并且随后填充栅极沟槽之后图IF的示例性器件结构。在一个实施例中，栅极氧 化物层31热生长为具有100至IOOOA的厚度。在形成栅极氧化物31之前除去掩蔽层21。 使用掺杂多晶硅或其他合适材料填充各个栅极沟槽的剩余部分，其在完成的器件结构中形 成栅极构件33a和33b。图IH以透视图说明图IG的示例性器件结构，该透视图示出了与沟槽栅极结构有 关的场板3 和35b。沟槽栅极结构包括栅极构件33，该栅极构件33置为邻近平台14的 侧壁19并隔着栅极氧化物层31与平台14的侧壁19绝缘。技术人员将会理解，掩蔽层21的交叠距离“d”应充分大，足以使得即使在最坏情 况的掩模未对准误差时，所得到的掩蔽层21相对于平台14侧壁的交叠仍防止等离子体蚀 刻沈沿任一侧壁19攻击硅材料。类似地，掩蔽层21的掩蔽距离“d”不应太大，而使得在 最坏情况的掩模未对准时，残留在任一侧壁19上的氧化物无法通过合理的第二电介质蚀 刻除去。例如如果交叠距离“d”恰巧太大，则除去覆盖侧壁19的氧化物所需的第二电介质 蚀刻四可能导致过量地减薄留在(即，分隔)栅极构件33和场板35之间的氧化物，潜在 地导致这些元件之间的隔离不充分。图II说明在外延层12顶部附近形成N+源极区38和P型体区39之后图IH的示 例性器件结构。可以使用普通沉积、扩散与/或注入工艺技术来分别形成源极区38和体区 39。在形成N+源极区38之后，通过使用常规制作方法形成源极、漏极、栅极、以及电连接到 该器件的各个区域/材料的场板电极(为了清楚而未示于图中)而完成HVFET。尽管已经结合特定实施例描述本发明，但是本领域技术人员应该理解，在本发明 的范围内可以进行许多修改和变更。因此，说明书和附图视为说明而非限制本发明。
权利要求
1.一种栅极蚀刻处理方法，包括蚀刻第一导电类型的半导体材料以形成第一和第二沟槽，所述第一和第二沟槽限定出 具有第一和第二侧壁的平台；形成分别覆盖所述第一和第二侧壁的第一和第二介电层；在掩蔽层中形成第一和第二开口，所述第一和第二开口分别置于在所述平台的相对侧 上的第一和第二介电区域上，所述掩蔽层具有在所述第一和第二开口之间的覆盖所述平台 的部分，所述部分交叠与所述平台顶面一致的所述第一和第二侧壁的每个边缘并超出所述 每个边缘一段距离；通过相应的第一和第二开口来各向异性地蚀刻所述第一和第二介电区域，以创建第一 和第二栅极沟槽；各向同性地蚀刻所述第一和第二栅极沟槽中的所述第一和第二介电区域，以除去所述 第一和第二侧壁部分；在所述第一和第二介电区域的各向同性蚀刻之后，在所述平台的所述第一和第二侧壁 的每个上热形成栅极氧化物；以及在所述第一和第二栅极沟槽中分别形成第一和第二栅极构件，所述第一和第二栅极构 件包括多晶硅并且通过所述栅极氧化物分别与所述第一和第二侧壁绝缘。
2.如权利要求1所述的方法，还包括在所述第一和第二沟槽中分别形成第一和第二场 板构件，所述第一和第二场板构件通过所述第一和第二介电区域而与所述平台绝缘。
3.如权利要求1所述的方法，其中，所述距离是大约0.2 μ m到0. 5 μ m。
4.如权利要求1所述的方法，其中，所述距离大于所述掩蔽层的最坏情况的未对准误差。
5.如权利要求1到4中任意一个所述的方法，还包括在邻近所述第一和第二栅极构件 的所述平台的顶面附近形成体区，所述体区是第二导电类型的。
6.如权利要求5所述的方法，还包括在所述平台的顶面形成所述第一导电类型的源极 区，所述源极区布置在所述体区之上。
7.一种栅极蚀刻处理方法，包括通过掩蔽层的第一和第二开口等离子体蚀刻第一和第二氧化物区域以创建第一和第 二沟槽，所述第一和第二沟槽位于半导体材料的平台的相对侧，所述等离子体蚀刻留下覆 盖所述平台的所述第一和第二侧壁的每个侧壁的氧化物层；利用蚀刻剂蚀刻所述第一和第二沟槽中的所述第一和第二氧化物区域，以去除所述氧 化物层，所述蚀刻剂相对于所述半导体材料具有选择性，使得所述第一和第二侧壁的半导 体材料不被破坏；以及在所述平台的所述第一和第二侧壁上热生长栅极氧化物。
8.如权利要求7所述的方法，其中，所述等离子体蚀刻包括各向异性蚀刻。
9.一种栅极蚀刻处理方法，包括通过掩蔽层的第一和第二开口，利用第一蚀刻剂蚀刻第一和第二介电区域以创建分别 邻近半导体材料的平台的第一和第二侧壁布置的第一和第二沟槽，留下所述第一和第二介 电区域的分别覆盖所述平台的所述第一和第二侧壁的第一和第二部分，结果所述平台包括 场效应晶体管的延伸漏极区；以及利用第二蚀刻剂蚀刻所述第一和第二介电区域的所述第一和第二部分，以暴露所述第一和第二侧壁。
10.如权利要求9所述的方法，其中，所述第二蚀刻剂相对于所述半导体材料具有选择 性，使得所述第一和第二侧壁的半导体材料不被所述蚀刻破坏。
11.如权利要求9所述的方法，其中，所述第一蚀刻剂基本是各向异性的，并且所述第 二蚀刻剂是各向同性的。
12.如权利要求9到11中任意一个所述的方法，其中利用所述第二蚀刻剂的蚀刻是通 过所述掩蔽层的所述第一和第二开口执行的。
13.—种场效应晶体管器件结构，包括在第一氧化物区域中形成的第一栅极沟槽，所述第一氧化物区域填充了被蚀刻进外延 硅材料层的第一垂直沟槽，在第二氧化物区域中形成的第二栅极沟槽，所述第二氧化物区域填充了被蚀刻进所述 外延硅材料层的第二垂直沟槽，所述第一和第二垂直沟槽限定出在所述第一和第二垂直沟 槽之间的所述硅材料层的平台，每个栅极沟槽掺杂多晶硅或其他适合材料填充以形成栅极构件，所述栅极构件邻近所 述外延硅材料层的平台布置，并且通过在所述平台的侧壁上热生长的高质量栅极氧化物而 与所述平台绝缘。
14.如权利要求13的场效应晶体管器件结构，其中，所述第一和第二栅极沟槽具有部 分已经被各向同性蚀刻的成形特征。
15.如权利要求13的场效应晶体管器件结构，其中，所述高质量栅极氧化物具有在范 围100到1000埃范围内的厚度。
16.如权利要求13到15中任意一个所述的场效应晶体管器件结构，其中，被所述第一 和第二氧化物区域填充的所述第一和第二垂直沟槽也被由导电材料形成的第一和第二场 板填充。
全文摘要
本公开提供了用于高电压场效应晶体管的栅蚀刻工艺。在一个实施例中，一种方法包括通过掩蔽层的第一和第二开口以基本上各向同性的方式蚀刻第一和第二介电区域以形成第一和第二沟槽。该第一和第二介电区域置于半导体材料的平台的相侧，该平台具有分别邻近该第一和第二介电区域的第一和第二侧壁。该第一和第二沟槽内的第一和第二介电区域随后以基本上各向同性的方式被蚀刻以露出该第一和第二侧壁。栅极氧化物形成于该平台的第一和第二侧壁上。应该强调，提供该摘要的目的仅仅是为了满足要求提供摘要以使得研究人员或其他读者能够快速确定该技术公开的主题的规则。
文档编号H01L21/336GK102130015SQ20111003086
公开日2011年7月20日 申请日期2007年10月8日 优先权日2006年10月3日
发明者D·R·迪斯尼 申请人:电力集成公司
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