相变存储器的选通二极管阵列及其制备方法
专利名称：相变存储器的选通二极管阵列及其制备方法
技术领域：
本发明涉及一种相变存储技术，特别地，更涉及一种应用于相变存储器的选通二极管阵列及其制备方法。
背景技术：
相变存储器(PC-RAM)是近年来兴起的一种非挥发半导体存储器，其是基于 Ovshinsky 在 20 世纪 60 年代末(Phys. Rev. Lett.，21，1450 1453，1968) 70 年代初(AppI. Phys. Lett.，18，254 257，1971)提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和弓I出电极材料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出操作。与目前已有的多种半导体存储技术相比，相变存储器具有低功耗，高密度、抗辐照、非易失性、高速读取、高可擦写次数(> IO13次)、器件尺寸可缩性(纳米级)，耐高低温 (_55°C至125°C )、功耗低、抗振动、抗电子干扰和制造工艺简单(能和现有的集成电路工艺相匹配)等优点，是目前被工业界广泛看好的下一代存储器中最有力的竞争者，拥有广阔的市场前景。典型的相变存储单元中，使用MOS管作为选通管，但是由于相变存储器的写操作电流大，MOS管在工艺尺寸不断减小后很难提供足够的驱动电流。意法半导体公司曾提出用双极性晶体管来代替MOS管作为相变存取单元的选通管，解决了相变存储器中写操作电流大的问题，但是其单元面积很难再缩小，不能满足存储单元的高集成度的要求。公开号为CN1832190A，发明名称为“使用单元二极管的相变存储器及其制造方法” 中国发明专利文献(申请人为韩国三星电子株式会社)公开了一种用PN 二极管作为选通管用于相变存储器的方法来解决相变存储器密度进一步提高遇到的问题。在所述专利中采用了一种P+/N-/N+结构的二极管作为选通管。但仍存在一些问题，比如用该方法制备的二极管选通工作时会对邻近的二极管产生较大的串扰电流，干扰对邻近存储单元的读写操作。下面，介绍一下产生串扰电流的原因。如图I所示，是使用二极管作为选通管的相变存储器阵列示意图，在进行读写操作时，选择的相变存储单元Rp的位线BL2加电压或者电流，字线WLl接地。在同一字线WLl中，未被选中的相变存储单元的位线BLl到BLi接地， 不进行操作。当选中的相变存储单元Rp进行操作时，二极管D2导通，二极管的P型半导体中的空穴作为少子漂移扩散到相邻的二极管Dl中，产生漏电流Id。由于使用二极管作为选通管的相变存储器的特点就是高密度集成，因此二极管之间的距离是很小的，通常为一个特征尺寸，则空穴漂移扩散到相邻极管的数量较大，产生的漏电流较大，因此会对未操作的相变单元的特性产生影响，从而影响了存储数据的保持能力，减弱了存储器的可靠性。
另外，三星电子株式会社在“Electron Devices Meeting”会议上发表了论文《Full Integrationof Highly Manufacturable 512Mb PRAM based on 90nmTechnology))0在该文章中，公开了一种选通管阵列，图2即显示了所述选通管阵列的俯视结构图，图3为图2中所示的二极管的界面示意图。结合图2和图3，两个字线引出电极11之间有八个二极管(由重掺杂的P型半导体层13和轻掺杂的N型半导体层17所构成)，其中，为重掺杂的N型半导体层的字线15的宽度是与二极管的宽度相仿。假设二极管13的宽和长以及字线隔离的宽都是a，则二极管的有效面积占总面积的比例为8a2/40a2 = 20%
假设，每a2对应的等效电阻为R，当对中间的一个存储单元操作时，流过二极管的电流约为Il = (V-Von)/(9RI 11 IR)对最边上的一个存储单元操作时，流过二极管的电流约为12 = (V-Von) / (3R 17R)其中，V为加在二极管上的电压，Von为二极管的开启电压。若V = 2，Von = l，R=1，则Il = 0. 202，12 = 0. 392。由此可见，二极管的驱动电流的均匀性很差。再有，恒亿(Numonyx)公司在ISSCC 2010国际会议上发表论文《A 45nm IGb
I.8VPhase-Change Memory》中报道了该公司使用的BJT选通管结构,其中，在两个字线引出电极之间有四个存储单元，即四个选通管，假设选通管的宽和长以及字线隔离的宽都是a，则选通管的有效面积占总面积(存储密度)的比例为10a2/60a2 = 16. 7%假设，每a2对应的等效电阻为R，当对中间的一个存储单元操作时，流过选通管的电流约为Il = (V-Vl)/(5RI |7R)对最边上的存储单元操作时，流过二极管的电流约为12 = (V-Vl)/(3RI |9R)其中，V为加在选通管上的电压，Vl为落在选通管上的压降。若V = 2，Vl = 1，R=1，则Il = 0. 34，12 = 0. 44。由此可见，选通管的驱动电流的均匀性较差。如上所述，上述两种存储阵列中的选通管提供的电流非常不均匀，会影响到存储单元操作的一致性，进而增加了外围电路设计的复杂性。同时，当对中间的存储单元操作时，空穴电流会流经其他不需要操作的存储单元的下方，会产生较大串扰电流。
发明内容
本发明的目的在于提供一种应用于相变存储器的选通二极管阵列及其制备方法，用于解决现有技术中选通管提供的电流非常不均匀，会影响到存储单元操作的一致性，并会对邻近存储单元产生串扰电流的问题。本发明提供一种相变存储器的选通二极管阵列，包括P型半导体衬底、位于所述P型半导体衬底之上的重掺杂N型半导体字线、位于重掺杂N型半导体字线之上的选通二极管和重掺杂N型半导体字线引出电极、位于相邻两个字线之间的第一隔离层，以及位于相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的第二隔离层；其中，所述字线的宽度至少为所述选通二极管的宽度的一倍以上。可选地，所述字线引出电极与所述选通二极管的第二隔离层相邻，且相间排列而成。可选地，所述选通二极管包括位于重掺杂N型半导体字线之上的轻掺杂的N型半导体和位于轻掺杂的N型半导体之上的重掺杂的P型半导体。可选地，所述第一隔离层要延伸到重掺杂N型半导体字线以下并部分位于所述P 型半导体衬底内。可选地，所述第一隔离层中位于所述P型半导体衬底内的部分的深度至少大于 Ium0可选地，所述第一隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。可选地，所述每一个字线引出电极在沿字线宽度方向上由第二隔离层隔离。可选地，所述第二隔离层为与所述字线电极长度相当、且相互平行的绝缘介质。可选地，所述第二隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。可选地，所述字线弓I出电极与所述字线长度相当、且相互平行。可选地，所述字线引出电极的材料为重掺杂N型半导体或金属。本发明另提供一种相变存储器的选通二极管阵列的制备方法，包括在P型半导体衬底表面进行离子注入，退火后生成重掺杂的N型半导体层；在所述重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽，所述第一沟槽的底部延伸到所述P型半导体衬底内；在所述第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽，所述第二沟槽位于所述字线之上；在所述第二沟槽内进行沉积以形成第二隔离层；在所述本征半导体层内进行离子注入以形成选通二极管；所述字线的宽度至少为所述选通二极管的宽度的一倍以上；形成位于所述字线之上的字线引出电极。可选地，在所述本征半导体层内进行离子注入以形成选通二极管包括在所述本征半导体层内进行离子注入，退火后形成位于所述字线之上的轻掺杂的N型半导体层；在所述本征半导体层内进行离子注入，退火后形成位于所述轻掺杂的N型半导体层之上的重掺杂的P型半导体层；所述轻掺杂的N型半导体层和位于所述轻掺杂的N型半导体层之上的所述重掺杂的P型半导体层构成选通二极管。可选地，在所述本征半导体层内进行离子注入以形成选通二极管包括在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。可选地，形成位于所述字线之上的字线引出电极包括在所述本征半导体层内进行离子注入，退火后形成重掺杂的N型半导体层，作为字线引出电极；或者，在所述本征半导体内刻蚀出沟槽，在所述沟槽内沉积金属，作为字线引出电极。可选地，所述字线引出电极与由轻掺杂的N型半导体层和重掺杂的P型半导体层构成的或由本征半导体层和重掺杂的P型半导体层构成的选通二极管完全隔离。可选地，所述第二隔离层用作相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线弓丨出电极之间的隔离。
综上所述，本发明提供的应用于相变存储器的选通二极管阵列，其中的字线的宽度要大于选通二极管的宽度，如此，可以提高选通二极管驱动电流，使得选通管驱动电流均匀稳定，确保存储器读写操作的一致性。另外，在本发明中，由于字线引出电极与选通二极管距离很近，对任何一个选通二极管进行操作时，流动的电流不需要跨过其他不需要操作的选通二极管，不会对邻近的选通二极管产生较大的串扰电流，所以，选通二极管之间的串扰电流极低，有助于提高存储器的稳定性。
图I为使用二极管作为选通管的相变存储器阵列示意图；图2为现有技术中选通管阵列的俯视结构示意图；图3为图2中所示的二极管的界面示意图；图4为本发明相变存储器的选通二极管阵列的制备方法的流程示意图；图5为本发明相变存储器的选通二极管阵列在第一实施例中的俯视结构图；图6为图5中选通二极管阵列在D-D’、E_E’视线上的界面示意图；图7至图14是根据图4流程制备的选通二极管阵列在第一实施例中的结构示意图；图15为本发明相变存储器的选通二极管阵列在第二实施例中的俯视结构图；图16为图15中选通二极管阵列在F-F’、G_G’视线上的界面示意图；图17至图23根据图4流程制备的选通二极管阵列在第二实施例中的结构示意图。
具体实施例方式本发明的发明人发现在现有的相变存储器中，存在选通二极管的驱动电流均匀性较差、串扰电流大，影响存储器读写操作的一致性和稳定性的问题。因此，本发明的发明人对现有技术进行了改进，提出了一种新型的相变存储器的选通二极管阵列，包括P型半导体衬底、位于所述P型半导体衬底之上的重掺杂N型半导体字线、位于重掺杂N型半导体字线之上的选通二极管和重掺杂N型半导体字线引出电极、位于相邻两个字线之间的第一隔离层，以及位于相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的第二隔离层；其中，所述字线的宽度至少为所述选通二极管的宽度的一倍以上。如此，可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。本方法据此还提供了制备上述相变存储器的选通二极管阵列的方法。图4即显示了本发明相变存储器的选通二极管阵列的制备方法的流程示意图。如图4所示，所述制备方法包括步骤S41，在P型半导体衬底表面进行离子注入，退火后生成重掺杂的N型半导体层；
步骤S42，在所述重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；
步骤S43，进行刻蚀工艺以形成用于隔离字线的第一沟槽，所述第一沟槽的底部延伸到所述P型半导体衬底内；在所述第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；所述字线的宽度至少为后续制备的选通二极管的宽度的一倍以上；步骤S44，再进行刻蚀工艺以形成第二沟槽，所述第二沟槽位于所述字线之上；在所述第二沟槽内进行沉积以形成第二隔离层；步骤S45，在所述本征半导体层 内进行离子注入以形成选通二极管；步骤S46，形成位于所述字线之上的字线引出电极。下面结合图示更完整的描述本发明，本发明提供的优选实施例，但不应被认为仅限于在此阐述的实施例中。在图中，为了更清楚的反应结构，适当放大了层和区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。参考图是本发明的示意图，图中的表示只是示意性质的，不应该被认为限制本发明的范围。第一实施例图5和图6显示了本发明的相变存储器的选通二极管阵列的结构示意图，图5即显示了选通二极管阵列的俯视结构图，图6为图5中选通二极管阵列在D-D’、E-E’视线上的界面示意图。结合图5和图6，相变存储器的选通二极管阵列包括P型半导体衬底26 ;位于P型半导体衬底26之上的字线27 (为重掺杂N型半导体层)；用作字线27之间隔离用的第一隔离层25 ;位于字线27之上的选通二极管，所述选通二极管包括位于字线27之上的轻掺杂的N型半导体层28和位于轻掺杂的N型半导体层28之上的所述重掺杂的P型半导体层21 ;以及位于字线27之上、用作相邻两个选通二极管之间、相邻两个字线引出电极之间隔离的第二隔离层22、23。特别地，字线27的宽度要大于所述选通二极管的宽度(即轻掺杂的N型半导体层28、重掺杂的P型半导体层21的宽度)。依据上述图5和图6所示的结构，提出了制备方法。首先，步骤S41，提供P型半导体衬底26 (如图7所示)，在P型半导体衬底26的表面进行离子注入，退火后生成重掺杂的N型半导体层27，形成如图8所示的结构。在本实施例中，重掺杂的N型半导体层27即可作为后续形成字线的基础(在下文的描述中，会直接将重掺杂的N型半导体层27描述为字线27)。步骤S42，在N型半导体层27的表面进行外延生长，形成本征半导体层29，形成如图9所示的结构。步骤S43，进行刻蚀工艺以形成第一沟槽，并在所述第一沟槽内进行沉积以形成作为相邻字线27之间隔离的第一隔离层25，形成如图10所示的结构，其中，字线27的宽度至少为后续制备的选通二极管的宽度的一倍以上。在本实施例中，为了对相邻字线27之间起到良好的隔离效果，在刻蚀工艺中刻蚀形成的所述第一沟槽的底部会延伸到所述P型半导体衬底内，特别地，所述第一沟槽延伸到所述P型半导体衬底内的深度至少大于Ium(例如为Ium至2um)。对于第一隔离层25，在所述第一沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。另外，制备完第一隔离层25后，重掺杂的N型半导体层27就形成了字线27。步骤S44，再进行刻蚀工艺以在字线27之上形成第二沟槽，在所述第二沟槽内进行沉积以形成第二隔离层22、23，形成如图11、12的结构。对于第二隔离层22、23，在所述第二沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。在这里，第二隔离层22、23用作后续形成的相邻两个选通二极管之间、相邻两个字线引出电极之间的隔离。步骤S45，在本征半导体层29内进行离子注入以形成选通二极管，形成如图13所示的结构。在本第一实施例中，形成选通二极管是包括在本征半导体层29内进行离子注入，退火后形成位于字线27之上的轻掺杂的N型半导体层28 ;在本征半导体层29内进行离子注入，退火后形成位于轻掺杂的N型半导体层28之上的重掺杂的P型半导体层21，轻掺杂的N型半导体层28和位于其上的重掺杂的P型半导体层21即构成选通二极管。当然， 上述描述仅为一个示例性说明，并不以此为限，例如，在其他实施例中，还可以仅进行一次离子注入，即在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；这样，位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。步骤S46，形成位于字线27之上的字线引出电极24，形成如图14所示的结构。在本实施例中，形成字线引出电极24的具体工艺包括在本征半导体层29内进行离子注入， 退火后形成重掺杂的N型半导体层24，作为字线引出电极。其中，每一个字线引出电极24 与字线27相互平行，且在沿字线宽度方向上由第二隔离层22、23隔离。另外，结合图13和图14，第二隔离层22、23与字线引出电极24长度相当、且相互平行。当然，上述形成字线引出电极的描述仅为一个示例性说明，并不以此为限，例如，在其他实施例中，还可以采用的工艺包括在所述本征半导体内刻蚀出沟槽，在所述沟槽内沉积金属(例如为铝、铜或它们的合金)，作为字线引出电极。
第二实施例图15和图16显示了本发明的相变存储器的选通二极管阵列的结构示意图，图5 即显示了选通二极管阵列的俯视结构图，图16为图15中选通二极管阵列在F-F’、G-G’视线上的界面示意图。结合图15和图16，相变存储器的选通二极管阵列包括P型半导体衬底36 ;位于P型半导体衬底36之上的字线27 (为重掺杂N型半导体层)；用作字线37之间隔离用的第一隔离层35 ;位于字线37之上的选通二极管，所述选通二极管包括位于字线37 之上的轻掺杂的N型半导体层38和位于轻掺杂的N型半导体层38之上的所述重掺杂的P 型半导体层31 ;以及位于字线37之上、用作相邻两个选通二极管之间、相邻两个字线引出电极之间隔离的第二隔离层32、33。特别地，字线37的宽度要大于所述选通二极管的宽度 (即轻掺杂的N型半导体层38、重掺杂的P型半导体层31的宽度)。依据上述图15和图16所示的结构，提出了制备方法。首先，步骤S41，提供P型半导体衬底36 (如图17所示)，在P型半导体衬底36的表面进行离子注入，退火后生成重掺杂的N型半导体层37，形成如图18所示的结构。在本实施例中，重掺杂的N型半导体层37即可作为后续形成字线的基础(在下文的描述中，会直接将重掺杂的N型半导体层37描述为字线37)。步骤S42，在N型半导体层37的表面进行外延生长，形成本征半导体层39，形成如图19所示的结构。步骤S43，进行刻蚀工艺以形成第一沟槽，并在所述第一沟槽内进行沉积以形成作为相邻字线37之间隔离的第一隔离层35，形成如图20所示的结构，其中，字线37的宽度至少为后续制备的选通二极管的宽度的一倍以上。在本实施例中，为了对相邻字线37之间起到良好的隔离效果，在刻蚀工艺中刻蚀形成的所述第一沟槽的底部会延伸到所述P型半导体衬底内，特别地，所述第一沟槽延伸到所述P型半导体衬底内的深度至少大于lum。对于第一隔离层35，在所述第一沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。另外，制备完第一隔离层35后，重掺杂的N型半导体层37就形成了字线37。步骤S44，再进行刻蚀工艺以在字线37之上形成第二沟槽，在所述第二沟槽内进行沉积以形成第二隔离层32、33，形成如图21、22的结构。对于第二隔离层32、33，在所述第二沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。与第一实施例相不一致的是，在第二实施例中，第二隔离层32、33还用作后续形成的选通二极管和字线引出电极之间的隔离。步骤S45，在本征半导体层39内进行离子注入以形成选通二极管，形成如图23所示的结构。形成选通二极管既可以是通过两次离子注入所形成，也可以是通过一次注入所形成。即一种情况下在本征半导体层39内进行离子注入，退火后形成位于字线37之上的轻掺杂的N型半导体层38 ;在本征半导体层39内进行离子注入，退火后形成位于轻掺杂的N型半导体层38之上的重掺杂的P型半导体层31，轻掺杂的N型半导体层38和位于其上的重掺杂的P型半导体层31即构成选通二极管。另一种情况下仅进行一次离子注入，在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；这样，位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。步骤S46，形成位于字线37之上的字线引出电极34，形成如图23所示的结构。在本实施例中，形成字线引出电极34的具体工艺包括在本征半导体层39内进行离子注入，退火后形成重掺杂的N型半导体层34，作为字线引出电极。其中，每一个字线引出电极34在沿字线宽度方向上由第二隔离层32、33隔离。另外，结合图22和图23，第二隔离层33与字线引出电极34长度相当、且相互平行；字线引出电极34与字线37长度相当、且相互平行。当然，上述形成字线引出电极的描述仅为一个示例性说明，并不以此为限，还可以采用其他工艺，例如在所述本征半导体内刻蚀出沟槽，在所述沟槽内沉积金属(例如为铝、铜或它们的合金)，作为字线引出电极。值得注意的是，如图23所示，第二隔离层32、33要确保重字线引出电极34与由轻掺杂的N型半导体层38和重掺杂的P型半导体层31构成的选通二极管之间充分隔离。本发明提供的应用于相变存储器的选通二极管阵列，其中的字线的宽度要大于选通二极管的宽度。假设，假设选通管的宽和长以及字线隔离的宽都是a，则选通管的有效面积占总面积(存储密度)的比例为10a2/60a2 = 16. 7%。对于如图5所示的选通二极管阵列而言，每一个选通二极管的驱动电流为13= ( V-Von ) / ( 2 R||2 R) =0.71R ( V-Von )如图14中所示的每个二极管驱动电流为14= (V-Von) /[2R||2 V2 R||2 V2 R]=l.21R ( V-Von )若V = 2，Vl = 1，R = 1，则13 = 0. 71，14 = I. 21，则表明选通管二极管的驱动电流的均匀性较好。
另外，由于字线引出电极与选通二极管距离很近，对任何一个选通二极管进行操作时，流动的电流不需要跨过其他不需要操作的选通二极管，不会对邻近的选通二极管产生较大的串扰电流，所以，选通二极管之间的串扰电流极低，有助于提高存储器的稳定性。上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种相变存储器的选通二极管阵列，包括P型半导体衬底、位于所述P型半导体衬底之上的重掺杂N型半导体字线、位于重掺杂N型半导体字线之上的选通二极管和重掺杂N型半导体字线引出电极、位于相邻两个字线之间的第一隔离层，以及位于相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的第二隔离层；其特征在于，所述字线的宽度至少为所述选通二极管的宽度的一倍以上。
2.根据权利要求I所述的选通二极管阵列，其特征在于，所述字线引出电极与所述选通二极管的第二隔离层相邻，且相间排列而成。
3.根据权利要求I所述的选通二极管阵列，其特征在于，所述选通二极管包括位于重掺杂N型半导体字线之上的轻掺杂的N型半导体和位于轻掺杂的N型半导体之上的重掺杂的P型半导体。
4.根据权利要求I所述的选通二极管阵列，其特征在于，所述第一隔离层要延伸到重掺杂N型半导体字线以下并部分位于所述P型半导体衬底内。
5.根据权利要求4所述的选通二极管阵列，其特征在于，所述第一隔离层中位于所述P型半导体衬底内的部分的深度至少大于lum。
6.根据权利要求1、4或5所述的选通二极管阵列，其特征在于，所述第一隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。
7.根据权利项I所述的选通二极管阵列，其特征在于，所述每一个字线引出电极在沿字线宽度方向上由第二隔离层隔离。
8.根据权利要求I或7所述的选通二极管阵列，其特征在于，所述第二隔离层为与所述字线电极长度相当、且相互平行的绝缘介质。
9.根据权利要求8所述的选通二极管阵列，其特征在于，所述第二隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。
10.根据权利项I或7所述的引出电极，或者其特征在于，所述字线引出电极与所述字线长度相当、且相互平行。
11.根据权利要求10所述的选通二极管阵列，其特征在于，所述字线引出电极的材料为重掺杂N型半导体或金属。
12.一种相变存储器的选通二极管阵列的制备方法，其特征在于，包括 在P型半导体衬底表面进行离子注入，退火后生成重掺杂的N型半导体层； 在所述重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层； 进行刻蚀工艺以形成用于隔离字线的第一沟槽，所述第一沟槽的底部延伸到所述P型半导体衬底内；在所述第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；所述字线的宽度至少为后续制备的选通二极管的宽度的一倍以上； 再进行刻蚀工艺以形成第二沟槽，所述第二沟槽位于所述字线之上；在所述第二沟槽内进行沉积以形成第二隔离层； 在所述本征半导体层内进行离子注入以形成选通二极管； 形成位于所述字线之上的字线引出电极。
13.根据权利要求12所述的选通二极管阵列的制备方法，其特征在于，在所述本征半导体层内进行离子注入以形成选通二极管包括 在所述本征半导体层内进行离子注入，退火后形成位于所述字线之上的轻掺杂的N型半导体层； 在所述本征半导体层内进行离子注入，退火后形成位于所述轻掺杂的N型半导体层之上的重掺杂的P型半导体层；所述轻掺杂的N型半导体层和位于所述轻掺杂的N型半导体层之上的所述重掺杂的P型半导体层构成选通二极管。
14.根据权利要求12所述的选通二极管阵列的制备方法，其特征在于，在所述本征半导体层内进行离子注入以形成选通二极管包括 在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。
15.根据权利要求12、13或14所述的选通二极管阵列的制备方法，其特征在于，形成位于所述字线之上的字线引出电极包括在所述本征半导体层内进行离子注入，退火后形成重掺杂的N型半导体层，作为字线引出电极；或者，在所述本征半导体内刻蚀出沟槽，在所 述沟槽内沉积金属，作为字线引出电极。
16.根据权利要求13或14所述的选通二极管阵列的制备方法，其特征在于，所述字线引出电极与由轻掺杂的N型半导体层和重掺杂的P型半导体层构成的或由本征半导体层和重掺杂的P型半导体层构成的选通二极管完全隔离。
17.根据权利要求12所述的选通二极管阵列的制备方法，其特征在于，所述第二隔离层用作相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的隔离。
全文摘要
一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
文档编号H01L21/822GK102623484SQ20111003325
公开日2012年8月1日 申请日期2011年1月30日 优先权日2011年1月30日
发明者凌云, 刘波, 刘燕, 吴关平, 宋志棠, 张超, 李宜瑾, 杨左娅, 龚岳峰 申请人:中国科学院上海微系统与信息技术研究所
技术领域：
本发明涉及一种相变存储技术，特别地，更涉及一种应用于相变存储器的选通二极管阵列及其制备方法。
背景技术：
相变存储器(PC-RAM)是近年来兴起的一种非挥发半导体存储器，其是基于 Ovshinsky 在 20 世纪 60 年代末(Phys. Rev. Lett.，21，1450 1453，1968) 70 年代初(AppI. Phys. Lett.，18，254 257，1971)提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和弓I出电极材料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出操作。与目前已有的多种半导体存储技术相比，相变存储器具有低功耗，高密度、抗辐照、非易失性、高速读取、高可擦写次数(> IO13次)、器件尺寸可缩性(纳米级)，耐高低温 (_55°C至125°C )、功耗低、抗振动、抗电子干扰和制造工艺简单(能和现有的集成电路工艺相匹配)等优点，是目前被工业界广泛看好的下一代存储器中最有力的竞争者，拥有广阔的市场前景。典型的相变存储单元中，使用MOS管作为选通管，但是由于相变存储器的写操作电流大，MOS管在工艺尺寸不断减小后很难提供足够的驱动电流。意法半导体公司曾提出用双极性晶体管来代替MOS管作为相变存取单元的选通管，解决了相变存储器中写操作电流大的问题，但是其单元面积很难再缩小，不能满足存储单元的高集成度的要求。公开号为CN1832190A，发明名称为“使用单元二极管的相变存储器及其制造方法” 中国发明专利文献(申请人为韩国三星电子株式会社)公开了一种用PN 二极管作为选通管用于相变存储器的方法来解决相变存储器密度进一步提高遇到的问题。在所述专利中采用了一种P+/N-/N+结构的二极管作为选通管。但仍存在一些问题，比如用该方法制备的二极管选通工作时会对邻近的二极管产生较大的串扰电流，干扰对邻近存储单元的读写操作。下面，介绍一下产生串扰电流的原因。如图I所示，是使用二极管作为选通管的相变存储器阵列示意图，在进行读写操作时，选择的相变存储单元Rp的位线BL2加电压或者电流，字线WLl接地。在同一字线WLl中，未被选中的相变存储单元的位线BLl到BLi接地， 不进行操作。当选中的相变存储单元Rp进行操作时，二极管D2导通，二极管的P型半导体中的空穴作为少子漂移扩散到相邻的二极管Dl中，产生漏电流Id。由于使用二极管作为选通管的相变存储器的特点就是高密度集成，因此二极管之间的距离是很小的，通常为一个特征尺寸，则空穴漂移扩散到相邻极管的数量较大，产生的漏电流较大，因此会对未操作的相变单元的特性产生影响，从而影响了存储数据的保持能力，减弱了存储器的可靠性。
另外，三星电子株式会社在“Electron Devices Meeting”会议上发表了论文《Full Integrationof Highly Manufacturable 512Mb PRAM based on 90nmTechnology))0在该文章中，公开了一种选通管阵列，图2即显示了所述选通管阵列的俯视结构图，图3为图2中所示的二极管的界面示意图。结合图2和图3，两个字线引出电极11之间有八个二极管(由重掺杂的P型半导体层13和轻掺杂的N型半导体层17所构成)，其中，为重掺杂的N型半导体层的字线15的宽度是与二极管的宽度相仿。假设二极管13的宽和长以及字线隔离的宽都是a，则二极管的有效面积占总面积的比例为8a2/40a2 = 20%
假设，每a2对应的等效电阻为R，当对中间的一个存储单元操作时，流过二极管的电流约为Il = (V-Von)/(9RI 11 IR)对最边上的一个存储单元操作时，流过二极管的电流约为12 = (V-Von) / (3R 17R)其中，V为加在二极管上的电压，Von为二极管的开启电压。若V = 2，Von = l，R=1，则Il = 0. 202，12 = 0. 392。由此可见，二极管的驱动电流的均匀性很差。再有，恒亿(Numonyx)公司在ISSCC 2010国际会议上发表论文《A 45nm IGb
I.8VPhase-Change Memory》中报道了该公司使用的BJT选通管结构,其中，在两个字线引出电极之间有四个存储单元，即四个选通管，假设选通管的宽和长以及字线隔离的宽都是a，则选通管的有效面积占总面积(存储密度)的比例为10a2/60a2 = 16. 7%假设，每a2对应的等效电阻为R，当对中间的一个存储单元操作时，流过选通管的电流约为Il = (V-Vl)/(5RI |7R)对最边上的存储单元操作时，流过二极管的电流约为12 = (V-Vl)/(3RI |9R)其中，V为加在选通管上的电压，Vl为落在选通管上的压降。若V = 2，Vl = 1，R=1，则Il = 0. 34，12 = 0. 44。由此可见，选通管的驱动电流的均匀性较差。如上所述，上述两种存储阵列中的选通管提供的电流非常不均匀，会影响到存储单元操作的一致性，进而增加了外围电路设计的复杂性。同时，当对中间的存储单元操作时，空穴电流会流经其他不需要操作的存储单元的下方，会产生较大串扰电流。
发明内容
本发明的目的在于提供一种应用于相变存储器的选通二极管阵列及其制备方法，用于解决现有技术中选通管提供的电流非常不均匀，会影响到存储单元操作的一致性，并会对邻近存储单元产生串扰电流的问题。本发明提供一种相变存储器的选通二极管阵列，包括P型半导体衬底、位于所述P型半导体衬底之上的重掺杂N型半导体字线、位于重掺杂N型半导体字线之上的选通二极管和重掺杂N型半导体字线引出电极、位于相邻两个字线之间的第一隔离层，以及位于相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的第二隔离层；其中，所述字线的宽度至少为所述选通二极管的宽度的一倍以上。可选地，所述字线引出电极与所述选通二极管的第二隔离层相邻，且相间排列而成。可选地，所述选通二极管包括位于重掺杂N型半导体字线之上的轻掺杂的N型半导体和位于轻掺杂的N型半导体之上的重掺杂的P型半导体。可选地，所述第一隔离层要延伸到重掺杂N型半导体字线以下并部分位于所述P 型半导体衬底内。可选地，所述第一隔离层中位于所述P型半导体衬底内的部分的深度至少大于 Ium0可选地，所述第一隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。可选地，所述每一个字线引出电极在沿字线宽度方向上由第二隔离层隔离。可选地，所述第二隔离层为与所述字线电极长度相当、且相互平行的绝缘介质。可选地，所述第二隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。可选地，所述字线弓I出电极与所述字线长度相当、且相互平行。可选地，所述字线引出电极的材料为重掺杂N型半导体或金属。本发明另提供一种相变存储器的选通二极管阵列的制备方法，包括在P型半导体衬底表面进行离子注入，退火后生成重掺杂的N型半导体层；在所述重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽，所述第一沟槽的底部延伸到所述P型半导体衬底内；在所述第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽，所述第二沟槽位于所述字线之上；在所述第二沟槽内进行沉积以形成第二隔离层；在所述本征半导体层内进行离子注入以形成选通二极管；所述字线的宽度至少为所述选通二极管的宽度的一倍以上；形成位于所述字线之上的字线引出电极。可选地，在所述本征半导体层内进行离子注入以形成选通二极管包括在所述本征半导体层内进行离子注入，退火后形成位于所述字线之上的轻掺杂的N型半导体层；在所述本征半导体层内进行离子注入，退火后形成位于所述轻掺杂的N型半导体层之上的重掺杂的P型半导体层；所述轻掺杂的N型半导体层和位于所述轻掺杂的N型半导体层之上的所述重掺杂的P型半导体层构成选通二极管。可选地，在所述本征半导体层内进行离子注入以形成选通二极管包括在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。可选地，形成位于所述字线之上的字线引出电极包括在所述本征半导体层内进行离子注入，退火后形成重掺杂的N型半导体层，作为字线引出电极；或者，在所述本征半导体内刻蚀出沟槽，在所述沟槽内沉积金属，作为字线引出电极。可选地，所述字线引出电极与由轻掺杂的N型半导体层和重掺杂的P型半导体层构成的或由本征半导体层和重掺杂的P型半导体层构成的选通二极管完全隔离。可选地，所述第二隔离层用作相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线弓丨出电极之间的隔离。
综上所述，本发明提供的应用于相变存储器的选通二极管阵列，其中的字线的宽度要大于选通二极管的宽度，如此，可以提高选通二极管驱动电流，使得选通管驱动电流均匀稳定，确保存储器读写操作的一致性。另外，在本发明中，由于字线引出电极与选通二极管距离很近，对任何一个选通二极管进行操作时，流动的电流不需要跨过其他不需要操作的选通二极管，不会对邻近的选通二极管产生较大的串扰电流，所以，选通二极管之间的串扰电流极低，有助于提高存储器的稳定性。
图I为使用二极管作为选通管的相变存储器阵列示意图；图2为现有技术中选通管阵列的俯视结构示意图；图3为图2中所示的二极管的界面示意图；图4为本发明相变存储器的选通二极管阵列的制备方法的流程示意图；图5为本发明相变存储器的选通二极管阵列在第一实施例中的俯视结构图；图6为图5中选通二极管阵列在D-D’、E_E’视线上的界面示意图；图7至图14是根据图4流程制备的选通二极管阵列在第一实施例中的结构示意图；图15为本发明相变存储器的选通二极管阵列在第二实施例中的俯视结构图；图16为图15中选通二极管阵列在F-F’、G_G’视线上的界面示意图；图17至图23根据图4流程制备的选通二极管阵列在第二实施例中的结构示意图。
具体实施例方式本发明的发明人发现在现有的相变存储器中，存在选通二极管的驱动电流均匀性较差、串扰电流大，影响存储器读写操作的一致性和稳定性的问题。因此，本发明的发明人对现有技术进行了改进，提出了一种新型的相变存储器的选通二极管阵列，包括P型半导体衬底、位于所述P型半导体衬底之上的重掺杂N型半导体字线、位于重掺杂N型半导体字线之上的选通二极管和重掺杂N型半导体字线引出电极、位于相邻两个字线之间的第一隔离层，以及位于相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的第二隔离层；其中，所述字线的宽度至少为所述选通二极管的宽度的一倍以上。如此，可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。本方法据此还提供了制备上述相变存储器的选通二极管阵列的方法。图4即显示了本发明相变存储器的选通二极管阵列的制备方法的流程示意图。如图4所示，所述制备方法包括步骤S41，在P型半导体衬底表面进行离子注入，退火后生成重掺杂的N型半导体层；
步骤S42，在所述重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；
步骤S43，进行刻蚀工艺以形成用于隔离字线的第一沟槽，所述第一沟槽的底部延伸到所述P型半导体衬底内；在所述第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；所述字线的宽度至少为后续制备的选通二极管的宽度的一倍以上；步骤S44，再进行刻蚀工艺以形成第二沟槽，所述第二沟槽位于所述字线之上；在所述第二沟槽内进行沉积以形成第二隔离层；步骤S45，在所述本征半导体层 内进行离子注入以形成选通二极管；步骤S46，形成位于所述字线之上的字线引出电极。下面结合图示更完整的描述本发明，本发明提供的优选实施例，但不应被认为仅限于在此阐述的实施例中。在图中，为了更清楚的反应结构，适当放大了层和区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。参考图是本发明的示意图，图中的表示只是示意性质的，不应该被认为限制本发明的范围。第一实施例图5和图6显示了本发明的相变存储器的选通二极管阵列的结构示意图，图5即显示了选通二极管阵列的俯视结构图，图6为图5中选通二极管阵列在D-D’、E-E’视线上的界面示意图。结合图5和图6，相变存储器的选通二极管阵列包括P型半导体衬底26 ;位于P型半导体衬底26之上的字线27 (为重掺杂N型半导体层)；用作字线27之间隔离用的第一隔离层25 ;位于字线27之上的选通二极管，所述选通二极管包括位于字线27之上的轻掺杂的N型半导体层28和位于轻掺杂的N型半导体层28之上的所述重掺杂的P型半导体层21 ;以及位于字线27之上、用作相邻两个选通二极管之间、相邻两个字线引出电极之间隔离的第二隔离层22、23。特别地，字线27的宽度要大于所述选通二极管的宽度(即轻掺杂的N型半导体层28、重掺杂的P型半导体层21的宽度)。依据上述图5和图6所示的结构，提出了制备方法。首先，步骤S41，提供P型半导体衬底26 (如图7所示)，在P型半导体衬底26的表面进行离子注入，退火后生成重掺杂的N型半导体层27，形成如图8所示的结构。在本实施例中，重掺杂的N型半导体层27即可作为后续形成字线的基础(在下文的描述中，会直接将重掺杂的N型半导体层27描述为字线27)。步骤S42，在N型半导体层27的表面进行外延生长，形成本征半导体层29，形成如图9所示的结构。步骤S43，进行刻蚀工艺以形成第一沟槽，并在所述第一沟槽内进行沉积以形成作为相邻字线27之间隔离的第一隔离层25，形成如图10所示的结构，其中，字线27的宽度至少为后续制备的选通二极管的宽度的一倍以上。在本实施例中，为了对相邻字线27之间起到良好的隔离效果，在刻蚀工艺中刻蚀形成的所述第一沟槽的底部会延伸到所述P型半导体衬底内，特别地，所述第一沟槽延伸到所述P型半导体衬底内的深度至少大于Ium(例如为Ium至2um)。对于第一隔离层25，在所述第一沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。另外，制备完第一隔离层25后，重掺杂的N型半导体层27就形成了字线27。步骤S44，再进行刻蚀工艺以在字线27之上形成第二沟槽，在所述第二沟槽内进行沉积以形成第二隔离层22、23，形成如图11、12的结构。对于第二隔离层22、23，在所述第二沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。在这里，第二隔离层22、23用作后续形成的相邻两个选通二极管之间、相邻两个字线引出电极之间的隔离。步骤S45，在本征半导体层29内进行离子注入以形成选通二极管，形成如图13所示的结构。在本第一实施例中，形成选通二极管是包括在本征半导体层29内进行离子注入，退火后形成位于字线27之上的轻掺杂的N型半导体层28 ;在本征半导体层29内进行离子注入，退火后形成位于轻掺杂的N型半导体层28之上的重掺杂的P型半导体层21，轻掺杂的N型半导体层28和位于其上的重掺杂的P型半导体层21即构成选通二极管。当然， 上述描述仅为一个示例性说明，并不以此为限，例如，在其他实施例中，还可以仅进行一次离子注入，即在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；这样，位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。步骤S46，形成位于字线27之上的字线引出电极24，形成如图14所示的结构。在本实施例中，形成字线引出电极24的具体工艺包括在本征半导体层29内进行离子注入， 退火后形成重掺杂的N型半导体层24，作为字线引出电极。其中，每一个字线引出电极24 与字线27相互平行，且在沿字线宽度方向上由第二隔离层22、23隔离。另外，结合图13和图14，第二隔离层22、23与字线引出电极24长度相当、且相互平行。当然，上述形成字线引出电极的描述仅为一个示例性说明，并不以此为限，例如，在其他实施例中，还可以采用的工艺包括在所述本征半导体内刻蚀出沟槽，在所述沟槽内沉积金属(例如为铝、铜或它们的合金)，作为字线引出电极。
第二实施例图15和图16显示了本发明的相变存储器的选通二极管阵列的结构示意图，图5 即显示了选通二极管阵列的俯视结构图，图16为图15中选通二极管阵列在F-F’、G-G’视线上的界面示意图。结合图15和图16，相变存储器的选通二极管阵列包括P型半导体衬底36 ;位于P型半导体衬底36之上的字线27 (为重掺杂N型半导体层)；用作字线37之间隔离用的第一隔离层35 ;位于字线37之上的选通二极管，所述选通二极管包括位于字线37 之上的轻掺杂的N型半导体层38和位于轻掺杂的N型半导体层38之上的所述重掺杂的P 型半导体层31 ;以及位于字线37之上、用作相邻两个选通二极管之间、相邻两个字线引出电极之间隔离的第二隔离层32、33。特别地，字线37的宽度要大于所述选通二极管的宽度 (即轻掺杂的N型半导体层38、重掺杂的P型半导体层31的宽度)。依据上述图15和图16所示的结构，提出了制备方法。首先，步骤S41，提供P型半导体衬底36 (如图17所示)，在P型半导体衬底36的表面进行离子注入，退火后生成重掺杂的N型半导体层37，形成如图18所示的结构。在本实施例中，重掺杂的N型半导体层37即可作为后续形成字线的基础(在下文的描述中，会直接将重掺杂的N型半导体层37描述为字线37)。步骤S42，在N型半导体层37的表面进行外延生长，形成本征半导体层39，形成如图19所示的结构。步骤S43，进行刻蚀工艺以形成第一沟槽，并在所述第一沟槽内进行沉积以形成作为相邻字线37之间隔离的第一隔离层35，形成如图20所示的结构，其中，字线37的宽度至少为后续制备的选通二极管的宽度的一倍以上。在本实施例中，为了对相邻字线37之间起到良好的隔离效果，在刻蚀工艺中刻蚀形成的所述第一沟槽的底部会延伸到所述P型半导体衬底内，特别地，所述第一沟槽延伸到所述P型半导体衬底内的深度至少大于lum。对于第一隔离层35，在所述第一沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。另外，制备完第一隔离层35后，重掺杂的N型半导体层37就形成了字线37。步骤S44，再进行刻蚀工艺以在字线37之上形成第二沟槽，在所述第二沟槽内进行沉积以形成第二隔离层32、33，形成如图21、22的结构。对于第二隔离层32、33，在所述第二沟槽内进行沉积的是绝缘介质，所述绝缘介质可以是多晶硅、氧化物、氮化物或氮氧化物。与第一实施例相不一致的是，在第二实施例中，第二隔离层32、33还用作后续形成的选通二极管和字线引出电极之间的隔离。步骤S45，在本征半导体层39内进行离子注入以形成选通二极管，形成如图23所示的结构。形成选通二极管既可以是通过两次离子注入所形成，也可以是通过一次注入所形成。即一种情况下在本征半导体层39内进行离子注入，退火后形成位于字线37之上的轻掺杂的N型半导体层38 ;在本征半导体层39内进行离子注入，退火后形成位于轻掺杂的N型半导体层38之上的重掺杂的P型半导体层31，轻掺杂的N型半导体层38和位于其上的重掺杂的P型半导体层31即构成选通二极管。另一种情况下仅进行一次离子注入，在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；这样，位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。步骤S46，形成位于字线37之上的字线引出电极34，形成如图23所示的结构。在本实施例中，形成字线引出电极34的具体工艺包括在本征半导体层39内进行离子注入，退火后形成重掺杂的N型半导体层34，作为字线引出电极。其中，每一个字线引出电极34在沿字线宽度方向上由第二隔离层32、33隔离。另外，结合图22和图23，第二隔离层33与字线引出电极34长度相当、且相互平行；字线引出电极34与字线37长度相当、且相互平行。当然，上述形成字线引出电极的描述仅为一个示例性说明，并不以此为限，还可以采用其他工艺，例如在所述本征半导体内刻蚀出沟槽，在所述沟槽内沉积金属(例如为铝、铜或它们的合金)，作为字线引出电极。值得注意的是，如图23所示，第二隔离层32、33要确保重字线引出电极34与由轻掺杂的N型半导体层38和重掺杂的P型半导体层31构成的选通二极管之间充分隔离。本发明提供的应用于相变存储器的选通二极管阵列，其中的字线的宽度要大于选通二极管的宽度。假设，假设选通管的宽和长以及字线隔离的宽都是a，则选通管的有效面积占总面积(存储密度)的比例为10a2/60a2 = 16. 7%。对于如图5所示的选通二极管阵列而言，每一个选通二极管的驱动电流为13= ( V-Von ) / ( 2 R||2 R) =0.71R ( V-Von )如图14中所示的每个二极管驱动电流为14= (V-Von) /[2R||2 V2 R||2 V2 R]=l.21R ( V-Von )若V = 2，Vl = 1，R = 1，则13 = 0. 71，14 = I. 21，则表明选通管二极管的驱动电流的均匀性较好。
另外，由于字线引出电极与选通二极管距离很近，对任何一个选通二极管进行操作时，流动的电流不需要跨过其他不需要操作的选通二极管，不会对邻近的选通二极管产生较大的串扰电流，所以，选通二极管之间的串扰电流极低，有助于提高存储器的稳定性。上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种相变存储器的选通二极管阵列，包括P型半导体衬底、位于所述P型半导体衬底之上的重掺杂N型半导体字线、位于重掺杂N型半导体字线之上的选通二极管和重掺杂N型半导体字线引出电极、位于相邻两个字线之间的第一隔离层，以及位于相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的第二隔离层；其特征在于，所述字线的宽度至少为所述选通二极管的宽度的一倍以上。
2.根据权利要求I所述的选通二极管阵列，其特征在于，所述字线引出电极与所述选通二极管的第二隔离层相邻，且相间排列而成。
3.根据权利要求I所述的选通二极管阵列，其特征在于，所述选通二极管包括位于重掺杂N型半导体字线之上的轻掺杂的N型半导体和位于轻掺杂的N型半导体之上的重掺杂的P型半导体。
4.根据权利要求I所述的选通二极管阵列，其特征在于，所述第一隔离层要延伸到重掺杂N型半导体字线以下并部分位于所述P型半导体衬底内。
5.根据权利要求4所述的选通二极管阵列，其特征在于，所述第一隔离层中位于所述P型半导体衬底内的部分的深度至少大于lum。
6.根据权利要求1、4或5所述的选通二极管阵列，其特征在于，所述第一隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。
7.根据权利项I所述的选通二极管阵列，其特征在于，所述每一个字线引出电极在沿字线宽度方向上由第二隔离层隔离。
8.根据权利要求I或7所述的选通二极管阵列，其特征在于，所述第二隔离层为与所述字线电极长度相当、且相互平行的绝缘介质。
9.根据权利要求8所述的选通二极管阵列，其特征在于，所述第二隔离层的材料为多晶硅、氧化物、氮化物或氮氧化物。
10.根据权利项I或7所述的引出电极，或者其特征在于，所述字线引出电极与所述字线长度相当、且相互平行。
11.根据权利要求10所述的选通二极管阵列，其特征在于，所述字线引出电极的材料为重掺杂N型半导体或金属。
12.一种相变存储器的选通二极管阵列的制备方法，其特征在于，包括 在P型半导体衬底表面进行离子注入，退火后生成重掺杂的N型半导体层； 在所述重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层； 进行刻蚀工艺以形成用于隔离字线的第一沟槽，所述第一沟槽的底部延伸到所述P型半导体衬底内；在所述第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；所述字线的宽度至少为后续制备的选通二极管的宽度的一倍以上； 再进行刻蚀工艺以形成第二沟槽，所述第二沟槽位于所述字线之上；在所述第二沟槽内进行沉积以形成第二隔离层； 在所述本征半导体层内进行离子注入以形成选通二极管； 形成位于所述字线之上的字线引出电极。
13.根据权利要求12所述的选通二极管阵列的制备方法，其特征在于，在所述本征半导体层内进行离子注入以形成选通二极管包括 在所述本征半导体层内进行离子注入，退火后形成位于所述字线之上的轻掺杂的N型半导体层； 在所述本征半导体层内进行离子注入，退火后形成位于所述轻掺杂的N型半导体层之上的重掺杂的P型半导体层；所述轻掺杂的N型半导体层和位于所述轻掺杂的N型半导体层之上的所述重掺杂的P型半导体层构成选通二极管。
14.根据权利要求12所述的选通二极管阵列的制备方法，其特征在于，在所述本征半导体层内进行离子注入以形成选通二极管包括 在所述本征半导体层内进行离子注入，退火后在所述本征半导体层上半部分形成重掺杂的P型半导体层；位于所述字线之上的所述本征半导体层的下半部分和位于其上的所述重掺杂的P型半导体层构成选通二极管。
15.根据权利要求12、13或14所述的选通二极管阵列的制备方法，其特征在于，形成位于所述字线之上的字线引出电极包括在所述本征半导体层内进行离子注入，退火后形成重掺杂的N型半导体层，作为字线引出电极；或者，在所述本征半导体内刻蚀出沟槽，在所 述沟槽内沉积金属，作为字线引出电极。
16.根据权利要求13或14所述的选通二极管阵列的制备方法，其特征在于，所述字线引出电极与由轻掺杂的N型半导体层和重掺杂的P型半导体层构成的或由本征半导体层和重掺杂的P型半导体层构成的选通二极管完全隔离。
17.根据权利要求12所述的选通二极管阵列的制备方法，其特征在于，所述第二隔离层用作相邻两个选通二极管之间、相邻两个字线引出电极之间或选通二极管和字线引出电极之间的隔离。
全文摘要
一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
文档编号H01L21/822GK102623484SQ20111003325
公开日2012年8月1日 申请日期2011年1月30日 优先权日2011年1月30日
发明者凌云, 刘波, 刘燕, 吴关平, 宋志棠, 张超, 李宜瑾, 杨左娅, 龚岳峰 申请人:中国科学院上海微系统与信息技术研究所
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