互连结构的制作方法
专利名称：互连结构的制作方法
技术领域：
本发明涉及互连结构，并且特别地，涉及诸如半导体器件的电子设备的互连结构， 和互连结构的设计方法。
背景技术：
近年来，半导体器件的操作速度显著地增加。特别地，需要能够低成本地以5(ibpS 或者更多的高传输率传输信号的半导体器件。因此，要求具有高性能低成本的插入板封装 和半导体封装，以便于保护半导体芯片并且与系统板连接。在许多印制电路板中被提供有带状线或者微带线的插入板封装具有高传输率的 信号的传输的有利的电气性能。然而，与传统上使用的诸如QFP(四方扁平封装)的引线框 架型封装相比较，这样的插入板封装是昂贵的。因此，已经进行试验以通过使用低成本的引线框架型封装来以高传输率传输信 号，如在非专利文献 1 中所描述的，Joong-Ho Kim,Ralf Schmitt, Dan Oh，Wendemagegnehu T. Beyene, Ming Li, Arun Vaid. yana. th, Yi Lu, June F. eng, Chuck Yuan, Dave Seeker,禾口 Don Mullen 的"Design of Low Cost QFP Packages for Multi-Gigabit Memory Interface，， (Proceedings of 59th Electronic Components and Technology Conference,1662(2009)) 然而，在不具有平面导体作为基准(返回路径)的引线框架型封装中，基本上，信 号引线引脚的阻抗高。而且，在这样的信号引脚中，与另一引线引脚的耦合很强。为此，很 难以5(ibpS或者更多的高传输率高质量地传输信号。为了解决此问题，在专利文献1 (USP 6, 576, 983)中，提出具有信号基准平面的半 导体封装的特殊结构。图1是示出在专利文献1中公开的半导体封装的结构的截面图。然而，在专利文献1中公开的结构是昂贵的。因此，期待的是，通过尽可能多地使 用现有的制造工艺来实现高传输率的信号传输。通常，引线框架型封装具有基本的问题。第一问题是，引线框架型不具有用于高传 输率传输的信号的基准的导体。第二问题是，两个相邻的信号引脚之间的耦合非常强。因为 这两个问题，信号引脚的阻抗很高使得出现大的信号反射并且还出现大的信号间干扰(串 扰)。结果，信号波形退化从而引起数据检测错误。当构造操作在(ibps量级的传输率或更高速率的器件中通常使用的差分信号互连 时，引线框架型封装特有的性质引起问题。这是因为用于差分信号的两个引线引脚之间的 耦合太强。为了以高传输率执行传输，要求适当地控制差分信号中的两种模，即差模和共模 中的阻抗。在这里，由于信号引脚之间的耦合导致差模中的阻抗小于单信号引脚的阻抗的 两倍。由于相同的原因，共模中的阻抗大于单信号引脚的阻抗的一半。而且，随着信号引脚 之间的耦合变得更强，从两倍或者一半的偏离变得更大。应注意的是，差模阻抗的理想值是 100 Ω并且共模阻抗的理想值是25 Ω。
应容易理解的是，其中信号引脚之间的耦合很强的引线框架型封装具有非常高的 共模阻抗，因为即使单引脚的阻抗也高。通常，当半导体器件上到输入/输出电路的信号线路中的共模阻抗非常高时，在 信号线路上产生大的共模噪声。这引起EMI (电磁干扰)的产生。应如下地理解此机理。理想地，差分信号输出电路应仅输出理想的差分信号。然而，在实际电路中，产生 一些量的共模信号。基于输出电路的输出阻抗和信号线路(route)的阻抗的阻抗比率划分 该共模信号的电压。通常，在GHz带中，因为它的寄生电容使得输出电路的阻抗低。因此， 当信号线路的阻抗高时，以接近100%的效率将共模信号取出到信号线路。即，在信号线路 中，有效地出现引起EMI的不想要的共模信号(因为它是不需要的，有时候称为共模噪声)。此外，根据阻抗的定义，信号线路中的共模阻抗高的事实意味着信号线路将从附 近引入的噪声电流有效地转换为共模噪声。从信号线路产生的磁场导致主要感生噪声电 流。尽管在上面已经描述了当共模阻抗高时容易产生电磁辐射，但是能够理解的是，对于电 磁辐射的敏感性也非常高。即，不仅容易产生电磁辐射，而且易受电磁辐射影响，并且容易 理解的是，会发生正反馈。重要的是，除了串扰之外，还要控制共模阻抗。当以5(ibpS或者更多的传输率执行信号传输时，在下面的非专利文献中将会描述 与插入板或者封装的种类无关的由于I/O电路的寄生电容导致的信号波形的劣化非专利 文献2 Edward PillaiJfIJonas Weiss 的“Novel T-Coil Structure and Implementation in a6.4-Gb/sCMOS Receiver to Meet Return Loss Specification，，(Proceeding of 57th Electronic. Components and 5Technology Conference，147 (2007))；以及非专利文 献3，Ryuichi Oikawa的"Package Substrate Built-in Three-Dimensional Distributed Matching Circuit for high-rate SerDes Applications" (Proceeding of 58th Electronic Components and Technology Conference，676(2008))0非专利文献2描述了对LSI电路的措施。非专利文献3描述了对封装/插入板的 措施。这些措施具有优点和缺点。然而，为了通过使用传统的制造技术尽可能低成本地实 现措施的目的，对封装和插入板的措施是想要的。如上所述，需要解决由于信号基准的不存在、大的信号串扰、高共模阻抗、以及1/0 电路的寄生电容导致的信号劣化的上述问题，以便以低成本实现引线框架型的封装或插入 板上的5(ibpS或者更多的高速率信号传输。图2A是示出在专利文献2 (USP 7，009482)中公开的半导体器件的外观的平面 图。图2B是示出在专利文献2中描述的引线框架型封装的结构的平面图。在图2A和图2B中所示的传统技术中，“节距延长引脚”被提供在两个引脚之间。 即，通过部分地延长引脚间隔来试图减少引脚之间的串扰。此技术中在印刷电路板上进行 安装时的缺点在于，可用的引脚的数目减少并且接脚(footprint)不属于通常的设计工 艺。然而，因为通过提供节距延长引脚能够将引脚之间的距离延长数倍，因此显著地减少了 串扰。尽管在专利文献2中没有特别地描述，但是能够通过将差分信号分配给被提供为 具有长间隔的两个引脚来减少对差分信号的共模阻抗。然而，因为每一个引脚的阻抗保持 高，因此没有获得大的效果。图3A是示出在专利文献3 (USP 7，467，955)中公开的二维阵列型连接器的结构的透视图。图3B是示出在专利文献3中描述的二维阵列型连接器的互连的平面图。在图3A和图;3B中示出的传统技术中，接地电压被适当地分配到位于二维阵列型 连接器处的引线引脚的一部分使得引线引脚的一部分用作信号返回路径或者信号间屏蔽。 即使仅使用图3A和图;3B中所示的二维阵列结构的一行，也没有获得与二维阵列结构中相 同的效果，但是其可应用于半导体器件的引线框架型封装。而且，在专利文献3中公开了调 节信号引脚间隔和信号引脚宽度以调节阻抗的方法和交替地布置一对用于差分信号的引 脚和用于接地电压的引脚以减少串扰的方法。然而，在专利文献3中没有特别地描述控制 共模阻抗的方法。引用列表[专利文献][专利文献1]:USP 6，576，983
[专利文献2]；:USP 7，009，282
[专利文献3]；:USP 7，467，955
[非专利文献][非专禾0 文献 1] Joong-Ho Kim, Ralf Schmitt, Dan Oh, Wendemagegnehu T. Beyene, Ming 5 ‘ Li, ‘ Arun Vaidyanath, Yi Lu, June Feng, . Chuck Yuan, Dave Seeker, 禾口 Don Mullen 的"Design of Low Cost QFPPackages for Multi-Gigabit Memory Interface，， (Proceedings of 59th Electronic Components and Technology Conference,1662(2009))[非专利文献 2] :Edward Pillai, Jonas Weiss 的“Novel T-Coil Structure and Implementation in a6.4-Gb/s CMOS Receiver to Meet Return Loss Specification，， (Proceeding of 57th Electronic Components and Technology Conference,147(2007))[非专利文献 3] =Ryuichi Oikawa 的“Package Substrate Built-in Three-Dimensional Distributed Matching Circuit ' for high-rate SerDes Applications" (Proceeding of 58th Electronic Components and Technology Conference,676(2008))
发明内容
在上述传统的技术中，重点放在了信号间串扰的控制，并且尽管能够推断一部分 但是没有公开减少共模阻抗的方法。而且，在传统的技术中，没有提供针对由于1/0电路的 寄生电容导致的信号劣化的任何措施。作为传统的技术中的问题，信号引脚的数目减少，并且没有提供将2维结构变成1 维结构同时保持想要的性能的方法。因此，需要的是，通过使用1维阵列的引脚布置，在没有使用印制电路板的特殊设 计的情况下，减少共模阻抗同时移除不需要的引脚，并且防止由于1/0电路的寄生电容导 致的信号劣化。在本发明的方面中，互连结构包括第一和第二差分信号互连，该第一和第二差分 信号互连被提供为传输差分信号；和第一和第二电压互连，该第一和第二电压互连被施加有预定的电压。第一电压互连、第一差分信号互连、第二差分信号互连以及第二电压互连被 按顺序布置。第一和第二差分信号互连之间的间隔比第一电压互连和第一差分信号互连之 间的间隔长并且比第二差分信号互连和第二电压互连之间的间隔长。当第一连接点和离第 一连接点最近的第二连接点被提供在第一和第二差分信号互连以及第一和第二电压互连 中的任何一个上时，第一连接点和第二连接点之间的距离在差分信号的波长的1/16至其 波长的1/8的范围内。在本发明的另一方面中，一种包括互连结构的半导体器件，该互连结构包括第一 和第二差分信号互连，该第一和第二差分信号互连被提供为传输差分信号；和第一和第二 电压互连，该第一和第二电压互连被施加有预定的电压。第一电压互连、第一差分信号互 连、第二差分信号互连以及第二电压互连是引脚并且被顺序布置。第一和第二差分信号互 连之间的间隔比第一电压互连和第一差分信号互连之间的间隔长并且比第二差分信号互 连和第二电压互连之间的间隔长。当第一连接点和离第一连接点最近的第二连接点被提供 在第一和第二差分信号互连以及第一和第二电压互连中的任何一个上时，第一连接点和第 二连接点之间的距离在差分信号的波长的1/16至其波长的1/8的范围内。本发明的又一方面，提供一种互连结构的设计方法，并且互连结构包括第一和第 二差分信号互连，该第一和第二差分信号互连被提供为传输差分信号；和第一和第二电压 互连，该第一和第二电压互连被施加有预定的电压。第一电压互连、第一差分信号互连、第 二差分信号互连以及第二电压互连被按顺序布置。该设计方法包括设置第一电压互连和 第一差分信号互连之间的间隔、第一差分信号互连和第二差分信号互连之间的间隔、以及 第二差分信号互连和第二电压互连之间的间隔的初始值；基于间隔计算串扰和共模阻抗； 当串扰和共模阻抗中的任何一个不满足预定的条件时改变间隔中的任何一个；以及重复计 算和改变直到串扰和共模阻抗都满足预定的条件。设置包括当假设第一电压互连和第一 差分信号互连之间的间隔或者第二差分信号互连和第二电压互连之间的间隔被设置为第 一间隔并且第一差分信号互连和第二差分信号互连之间的间隔被设置为第二间隔时，将第 一间隔与第二间隔之比设置为1比2。通过使用传输信号的相位差，并且使用用于用作返回路径的电源引脚或者接地引 脚的封装引线引脚的一部分，并且适当地控制引线引脚的间隔和长度的分布常数设计，本 发明能够获得在任何传统的技术中不能够获得的效果。
结合附图，根据某些实施例的以下描述，本发明的以上和其它目的、优点和特征将 更加明显，其中图1是示出传统的半导体封装的结构的截面图；图2A是示出传统的半导体器件的外观的平面图；图2B是示出在图2A的传统的半导体器件中使用的引线框架型封装的结构的平面 图；图3A是示出传统的二维阵列型连接器的结构的透视图；图;3B是示出传统的二维阵列型连接器的互连的平面图；图4A是示出应用了根据本发明的第一实施例的互连结构的安装基板20和半导体器件的平面图；图4B是沿着图4A中的线A_A’的安装基板和半导体器件的截面图；图5A是部分地示出根据本发明的第一实施例的互连结构的平面图；图5B是部分地示出根据本发明的第一实施例的互连结构的透视图；图6是示出本发明的阻抗的迹线(track)的史密斯(Smith)图；图7A示出在根据本发明设计的引线框架型封装的差模中的返回损耗和插入损耗 的频率响应的示例的图；图7B示出在根据本发明设计的引线框架型封装的共模中的反射损耗和插入损耗 的频率响应的示例的图；图7C示出当从安装基板一侧看根据本发明设计的引线框架型封装时的LSI安装 状态下的作为阻抗的返回损耗的测量结果的图；图7D示出当从安装基板一侧看根据本发明设计的引线框架型封装时的LSI安装 状态下的作为阻抗的返回损耗的结果的图；图7E示出在根据本发明设计的引线框架型封装的差模下的近端串扰和远端串扰 的频率响应的示例的图；图8是示出当只有引线引脚布置被设置为与本发明相同时的电子系统的构造示 例的透视图；图9A示出图8的电子系统的第一输入部分A中的差模中的返回损耗和插入损耗 的频率响应的图；图9B示出图8的电子系统的第一输入部分A中的共模中的返回损耗和插入损耗 的频率响应的图；图9C示出图8的电子系统的第二输入部分B中的差模中的返回损耗和插入损耗 的频率响应的图；图9D示出图8的电子系统的第二输入部分B中的共模中的返回损耗和插入损耗 的频率响应的图；图IOA示出当具有本发明的互连结构的半导体器件在10(ibpS进行操作时从引线 引脚输出的信号波形；图IOB示出当具有本发明的互连结构的半导体器件在10(ibpS进行操作时被输入 到安装基板的信号波形；图11是示出根据本发明的第二实施例的互连结构的平面图；以及图12是示出本发明的互连结构设计方法的流程图。
具体实施例方式在下文中，将会参考附图描述根据本发明的半导体器件的互连结构。[第一实施例]图4A是示出应用根据本发明的第一实施例的互连结构的半导体器件10和安装基 板20的平面图。图4B是沿着图4A中的线A-A’的半导体器件和安装基板的截面图。将会描述图4A和图4B中的半导体器件10和安装基板20。半导体器件10被提供 有LSI芯片11、安装部件12、引线引脚131、键合线14以及模树脂15。而且，安装基板20被提供有安装板21和互连22。LSI芯片11被安装在安装部件12上。多个引线引脚131被布置在安装部件12周 围。LSI芯片11的连接焊盘(未示出)通过键合线14与引线引脚131或者安装部件12相 连接。模树脂15包围LSI芯片11、安装部件12以及键合线14和引线引脚131的一部分。 引线引脚131的另一部分从模树脂15露出。互连图案22被布置在安装板21的表面上。引 线引脚131的另一部分的顶端与互连图案22相连接。图5A是部分地示出根据本发明的第一实施例的互连结构的平面图。图5B是部分 地示出根据本发明的第一实施例的互连结构的透视图。图5A和图5B中所示的结构是图4A和图4B中所示的互连结构的一部分。图5A 和图5B中所示的互连结构被提供有第一至第七引线引脚131a至131g。第一、第四、以及第 七引线引脚131a、131d、以及131g被用作提供预定的电压的电源引线引脚或者提供接地电 压的接地引线引脚。第二、第三、第五、以及第六引线引脚131b、131c、131e、以及131f被用 作用于差分信号的成对的引线引脚。在这里，第二和第三引线引脚131b和131c是用于第 一差分信号的一对引线引脚。而且，第五和第六引线引脚131e和131f是用于第二差分信 号的一对引线引脚。在本实施例中，两个引线引脚131b和131c被彼此相邻地布置。而且，两个电源引 线引脚131a和131d被布置为用于第一差分信号的两个引线引脚131b和131d被放置在引 线引脚131a和131d之间。换言之，第一电源引线引脚131a、第一差分信号引线引脚131b、 第二差分信号引线引脚131c、以及第二电源引线引脚131d被按顺序布置。在模树脂15外的各种引线引脚131的一部分与安装基板20连接并且被称为外引 线引脚部分。在本实施例中的初始状态下，外引线引脚之间的间隔是恒量。换言之，在本实 施例中的初始状态下，外引线引脚被以相同的节距布置。假设用于一个差分信号的信号线之间的距离是S。而且，假设在用于差分信号的信 号引线引脚和与该信号引线引脚相邻的电源引线引脚之间的距离是G。此外，假设外引线引 脚的高度是H。在本实施例中，与差分信号引线引脚相邻的电源引线引脚用作用于通过差分信号 引线引脚传输的信号的返回路径。因此，替代两个电源引线引脚，可以使用两个接地引线引 脚。然而，在图4A、图4B、图5A以及图5B的情况下，所谓的裸露管芯焊盘结构被采用并且 接地位于LSI管芯的正下方。即，因为不要求接地引线引脚，所以在图4a、图4B、图5A以及 图5B中，电源引线引脚被用作返回路径。在本实施例中，对于差分信号的两个引线引脚和两个电源引线引脚采用共面结 构。在该共面结构中，返回路径阻抗相对高。通过与信号引线引脚相邻的电源引线引脚提 供返回路径。在H >> G的情况下，基于G唯一地确定单端模式下的阻抗。能够将信号分 配到间隔了 G的返回路径，其中G大致等于引线引脚的宽度，从而能够降低太高的单端模式 阻抗，以提高信号传输特性。如上所述，在引线框架型封装中，引线引脚之间的耦合相当强。通过使用此结构中 的耦合，共模阻抗能够接近于是想要的值的25 Ω。为此，G被设置为充分地小于S。当保持 引线引脚节距的总和S+G恒定时G的减少引起S的增加。这时，差分信号引线引脚之间的 耦合变弱并且信号引线引脚与电源引线引脚之间的耦合变强。结果，共模阻抗减少。
布置用于第一差分信号的一对引线引脚131b和131c和用于第二差分信号的一对 引线引脚131e和131，如图5A和图5B中所示。第二电源引线引脚131d被布置在用于差分 信号的两对引线引脚之间。电源引线引脚131d是用于第一差分信号的返回路径，并且也是 用于第二差分信号的返回路径。换言之，两个差分信号共享电源引线引脚131d。电源引线 引脚131d用作两个差分信号之间的屏蔽。即，通过电源引线引脚131d的存在来限制两个 差分信号之间的串扰。此外，因为电源引线引脚131d用作用于两个信号的返回路径，所以 在半导体器件中能够减少引脚的数目。在本发明中，存在S与G的最佳比率。例如，当增加S并且减少G时，共模阻抗减 少然而串扰增加。这是因为相邻的差分信号引线引脚之间(准确地说，每个被包含在不同 的差分信号对中的差分信号引脚彼此相邻的两个引线引脚之间)的距离变小。相反地，当 减少S并且增加G时，串扰减少然而共模阻抗状态开始增加。最初，在S = G的条件下共模 阻抗已经不适当地高。因此，当串扰和共模阻抗被很好地平衡时，最佳比率满足下述关系0 < G/S < 1当通过使用电磁场模拟器分析各种情况时，在许多情况下最佳比率满足下述关 系G/S ^ 1/2 ο因此，当最优化本发明的互连结构时，G/S = 1/2的初始值是最有效率的。图12是示出本发明的互连结构设计方法的流程图。步骤Sl 在步骤Sl开始本发明的互连结构设计方法。步骤S2 设置G S = 1 2的初始值。步骤S3 通过电磁场分析产生插入板模型。步骤S4 计算相邻的第一和第二差分信号之间的串扰和共模阻抗。应注意的是，作为共模 阻抗，可以精确地计算共模下的返回损耗。步骤S5 分别确认共模阻抗和串扰是否小于预设值。当串扰或者共模阻抗超过预设值时， 执行步骤S6。当串扰和共模阻抗满足上述条件时，执行步骤S7。步骤S6 改变G和S的值。具体地，为了减少串扰，S减少并且G增加。而且，为了减少共 模阻抗，S增加并且G减少。在这里，不能同时减少串扰和共模阻抗。因此，需要预先基于 使用互连结构的LSI单独地确定将主要减少串扰和共模阻抗中的哪一个。然后，控制流程 返回到步骤S3。步骤S7 本发明的互连结构设计方法结束。接下来，将会描述本发明中的阻抗匹配操作。由于I/O电路的寄生电容导致LSI 电路的输出阻抗通常小于50 Ω。在本发明中，当从安装基板，g卩，从外引线引脚看时，输出阻抗与50Ω左右的值匹配。应注意的是，本发明的一个特征在于阻抗匹配操作。随着频率上升得较高，由于其自己的电感使得从LSI焊盘看的返回路径引线引脚 的阻抗增加，并且当引线引脚的长度达到传输信号波长的1/4时达到最大值。用作返回路 径的引线引脚与安装基板上的接地线或者电源线相连接。因为在外引线引脚的顶端处引线 引脚上的电压幅值变成最小，因此在从顶端离开传输信号的1/4波长的点处的幅值电压变 成最大值，即，阻抗变成最大值。因此，在LSI侧的引线引脚的末端处，阻抗变成最大值。因 为LSI侧的引线引脚的末端是与键合线的连接点，因此此点处的阻抗是键合线的阻抗。当返回路径的阻抗增加时，用于差分信号的引线引脚之间的耦合变强。这时，从外 部接地有关的LSI侧看的差模阻抗，例如，安装基板上的接地点在下降方向上变化。另一方 面，因为从外部接地看的返回路径的阻抗增加，因此随着引线引脚长度变长，与返回路径引 线引脚有关的差模阻抗首先减少，但是然后逐渐地增加，并且在差分信号的波长的1/4的 点处达到最大值。因此，在从0到差分信号的波长的1/4的一些点处，与返回路径引线引脚 有关的差模阻抗被最小化。在非常粗略的近似中，在作为处于正中间的、差分信号的波长的 1/8的点处，差模阻抗被最小化。如上所述，I/O输出电路的输出阻抗在GHz带中具有低值。在这里，假定引线引脚 的阻抗的虚部被近似地设置为I/O输出电路的阻抗的虚部的-1倍。即，引线引脚的阻抗和 I/O输出电路的阻抗被设置为具有复共轭关系。因此，I/O输出电路的阻抗和引线引脚的阻 抗彼此匹配。这时，获得大约50 Ω的值作为当从引线引脚侧看时的引线引脚的阻抗。在实际情况中，I/O输出电路的输出阻抗的等效电路近似地表达为RC并联电路。 因此，在更靠近顶端的点而不是差分信号的1/8波长的点处进行阻抗匹配。在许多情况下 点处于差分信号的1/8波长至1/16波长的范围内。而且，为了在宽带中执行阻抗匹配，所 谓的Q值必须被使得很小。为此，返回路径引线引脚的电感需要变成非常小。这样，从宽带 设计的观点，最佳引线引脚长度变成短于差分信号的1/8波长。在图5Α和图5Β的构造中，在差分信号的1/4波长处，差模阻抗变成最高，即，传输 特性退化作为副效应。在这样的情况下的值确实是引线引脚侧的键合线的顶端的阻抗。为 了减少此副效应，降低阻抗并且足够高地设置1/4波长频率就足够了。为了降低阻抗和控 制长度，线被布置为耦合电源引线引脚和接地引线引脚。而且，应通过调节引线引脚长度来 使引线引脚接近1/16波长，以足够高地设置1/4波长频率。图6是示出本发明中的阻抗的迹线的史密斯图。此史密斯图示出计算的结果，包 括键合线。图6上的点示出在比率(1/4，1/8，1/16)的从LSI侧看的半导体封装的阻抗和 在操作频率以及差分信号波长(λ)处的LSI的输出阻抗(LSI Zout) 0根据此史密斯图观 察到下述问题。首先，在1/4波长处，阻抗被最大化。接下来，在1/8波长附近，其接近LSI 的输出阻抗的复共轭(相对于X轴对称)。此外，在1/16波长附近，其具有接近纯电阻的阻 抗。因此，为了抑制Q值并且执行宽带匹配，引线引脚的长度被设置为差分信号的1/8 波长和其1/16波长之间。这样，在本发明中，因为能够仅根据引线引脚的长度控制频率特 性并且进行设置，因此存在没有接收由于制造变化导致的影响的特征。图7A示出在根据本发明设计的引线框架型封装的差模中的返回损耗(反射损耗) 和插入损耗的频率响应的示例的图。图7B示出在根据本发明设计的引线框架型封装的共模中的反射损耗和插入损耗的频率响应的示例的图。图7C示出当从安装基板看根据本发 明设计的引线框架型封装时在LSI安装状态下的作为返回损耗的阻抗测量结果的图。在这 里，示出的阻抗属于输出电路。图7D示出当从安装基板看根据本发明设计的引线框架型封 装时在LSI安装状态下的作为返回损耗的阻抗测量结果的图。然而，显示的阻抗属于输入 电路。图7E示出在根据本发明设计的引线框架型封装的差模下的近端串扰(NEXT)和远端 串扰(FEXT)的频率响应的示例的图。从图7A和图7B中的图能够看到，具有本发明的互连结构的电子电路在10(ibpS或 者更多的高传输率上具有好的传输特性。除了差模传输特性在1/4波长频率处局部地下降 之外，能够获得好的传输特性。关于共模，可以看到阻抗的上升被限制到5GHz的附近。从图7C和图7D的图看到，在差模曲线中存在稳定状态(plateau)。这表示阻抗匹 配操作起到如期的作用。从图7E的图能够看到，特性是非常好的，其中直到3GHz，串扰至多是(_40dB)。接下来，示出本发明的一个特征在于尺寸控制，而只是在仅几何布置的顺序上没 有获得想要的效果。图8是示出当仅引线引脚布置被设置为与本发明相同时的电子系统的构造示例 的透视图。图8的电子系统被提供有第一和第二输出部分A和B。图9A示出在图8的电子系统的第一输入部分A中的差模中的返回损耗和插入损 耗的频率响应的图。图9B示出在图8的电子系统的第一输入部分A中的共模中的返回损 耗和插入损耗的频率响应的图。图9C示出在图8的电子系统的第二输入部分B中的差模 中的返回损耗和插入损耗的频率响应的图。图9D示出在图8的电子系统的第二输入部分 B中的共模中的返回损耗和插入损耗的频率响应的图。从图9A至图9D可以看到，图8的电子系统的信号传输特性非常不同于本发明。在 差模中特性不是很好，并且在共模中非常差。而且，可以看到，两个信号之间的特性差异大。 这些结果示出在本发明中尺寸控制是非常重要的。图IOA示出当具有本发明的互连结构的半导体器件在10(ibpS操作时从引线引脚 输出的信号波形。图IOB示出当具有本发明的互连结构的半导体器件在10(ibpS操作时被 输入到安装基板的信号波形。从图IOA和图IOB中可以看到，信号波形的眼图很好并且因此，具有本发明的互连 结构的半导体器件能够妥善处理10(ibpS或者更多的高传输率。[第二实施例]在本发明的第二实施例中，在诸如印制电路板的传输线基板上构造与本发明的第 一实施例相同的结构。为此，包括返回路径的整个引线框架被替换为带状线或者微带线以 具有共面结构。尽管在带状线或者微带线中电源或者接地被构造为平面，但是为了获得本 发明的效果，要求宽度和长度的纵横比等于或者小于1/2。图11是示出根据本发明的第二实施例的互连结构的平面图。互连结构被提供有 第一电源线132a、第一差分信号线132b、第二差分信号线132c、第二电源线132d以及键合 线14。在第一和第二电源线13 和132d中，其被提供有导通孔16。与第一和第二电源线 13 和132d相同的电源电压被施加给导通孔16。应注意的是，可以使用接地的接地线替 代两个电源线13 和132d从而导通孔16也接地。
在这样的情况下，必须注意被布置在返回路径互连中的导通孔16之间的间隔。在 布置导通孔16的电源线13 和132d的点处，阻抗具有最小值。因此，当被提供在同一电 源线中的两个导通孔之间的距离等于或者小于差分信号的波长的1/16时，不存在阻抗匹 配方案。而且，当两个导通孔之间的距离超过1/4波长时，要求切断任何较长的部分，因为 阻抗匹配没有意义。这是因为被提供在印制电路板上的互连非常长，与引线框架不同。因此，被提供在同一电源线上的两个导通孔之间的距离应处于操作信号的波长的 1/16至其波长的1/4的范围内。如果保持此限制，那么即使印制电路板上的互连的全长超 过差分信号的波长的1/4，也获得相同的效果。应注意的是，在通常的信号完整性中，存在接地导通孔必须以尽可能短的间隔布 置的描述。然而，在本发明中，相反地，必须在两个导通孔之间提供足够的距离。而且，与本发明的第一实施例一样，电源线13 和132d上与键合线14的连接点 与离键合线14最近的导通孔16的距离必须处于差分信号的波长的1/16到波长的1/8的 范围内。尽管已经结合其数个实施例描述了本发明，但是对本领域的技术人员来说显然的 是，这些实施例仅被提供用于示出本发明，并且不应依赖于这些实施例在限制的意思上解 释权利要求。
权利要求
1.一种互连结构，包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连被按顺序布置，其中所述第一和第二差分信号互连之间的间隔比所述第一电压互连和所述第一差分 信号互连之间的间隔长，并且比所述第二差分信号互连和所述第二电压互连之间的间隔 长，并且其中当第一连接点和离所述第一连接点最近的第二连接点被提供在所述第一和第二 差分信号互连以及所述第一和第二电压互连中的任何一个上时，所述第一连接点和所述第 二连接点之间的距离在差分信号的波长的1/16至其波长的1/8的范围内。
2.一种包括互连结构的半导体器件，其中所述互连结构包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连是引线引脚并且被按顺序布置，其中所述第一和第二差分信号互连之间的间隔比所述第一电压互连和所述第一差分 信号互连之间的间隔长，并且比所述第二差分信号互连和所述第二电压互连之间的间隔 长，并且其中当第一连接点和离所述第一连接点最近的第二连接点被提供在所述第一和第二 差分信号互连以及所述第一和第二电压互连中的任何一个上时，所述第一连接点和所述第 二连接点之间的距离在差分信号的波长的1/16至其波长的1/8的范围内。
3.一种包括互连结构的电子设备，其中所述互连结构包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连是传输线并且被按顺序布置，其中当第一连接点和离所述第一连接点最近的第二连接点被提供在所述第一和第二 差分信号互连以及所述第一和第二电压互连中的任何一个上时，所述第一和第二连接点与 导体相连接，并且所述第一连接点和所述第二连接点之间的距离在差分信号的波长的1/16 至其波长的1/8的范围内。
4.一种互连结构的设计方法，其中所述互连结构包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连被按顺序布置， 其中所述设计方法包括设置所述第一电压互连和所述第一差分信号互连之间的间隔、所述第一差分信号互连 和所述第二差分信号互连之间的间隔、以及所述第二差分信号互连和所述第二电压互连之间的间隔的初始值；基于所述间隔计算串扰和共模阻抗；当所述串扰和所述共模阻抗中的至少一个不满足预定的条件时改变所述间隔中的任 何一个；和重复所述计算和所述改变直到所述串扰和所述共模阻抗二者都满足所述预定的条件， 其中所述设置包括当假设所述第一电压互连和所述第一差分信号互连之间的间隔或者所述第二差分信 号互连和所述第二电压互连之间的间隔被设置为第一间隔，并且所述第一差分信号互连和 所述第二差分信号互连之间的间隔被设置为第二间隔时，将所述第一间隔与所述第二间隔 之比设置为1比2。
5.根据权利要求4所述的设计方法，其中所述改变包括 增加所述第一间隔并且减少所述第二间隔，以减少串扰；减少所述第一间隔并且增加所述第二间隔，以减少共模阻抗；和 当所述串扰和所述共模阻抗二者都应被减少时，基于所述预定的条件选择所述增加和 所述减少中的一个。
6.根据权利要求4或者5所述的设计方法，其中所述计算包括 执行电磁场分析；和计算共模下的返回损耗作为所述共模阻抗。
全文摘要
本发明提供了一种互连结构。互连结构包括被提供为传输差分信号的第一和第二差分信号互连；和被施加有预定的电压的第一和第二电压互连。第一电压互连、第一差分信号互连、第二差分信号互连以及第二电压互连被按顺序布置。第一和第二差分信号互连之间的间隔比第一电压互连和第一差分信号互连之间的间隔长并且比第二差分信号互连和第二电压互连之间的间隔长。当第一连接点和离第一连接点最近的第二连接点被提供在第一和第二差分信号互连以及第一和第二电压互连中的任何一个上时，第一连接点和第二连接点之间的距离处于差分信号的波长的1/16至其波长的1/8的范围内。
文档编号H01L23/66GK102142420SQ20111003418
公开日2011年8月3日 申请日期2011年1月28日 优先权日2010年1月28日
发明者及川隆一 申请人:瑞萨电子株式会社
技术领域：
本发明涉及互连结构，并且特别地，涉及诸如半导体器件的电子设备的互连结构， 和互连结构的设计方法。
背景技术：
近年来，半导体器件的操作速度显著地增加。特别地，需要能够低成本地以5(ibpS 或者更多的高传输率传输信号的半导体器件。因此，要求具有高性能低成本的插入板封装 和半导体封装，以便于保护半导体芯片并且与系统板连接。在许多印制电路板中被提供有带状线或者微带线的插入板封装具有高传输率的 信号的传输的有利的电气性能。然而，与传统上使用的诸如QFP(四方扁平封装)的引线框 架型封装相比较，这样的插入板封装是昂贵的。因此，已经进行试验以通过使用低成本的引线框架型封装来以高传输率传输信 号，如在非专利文献 1 中所描述的，Joong-Ho Kim,Ralf Schmitt, Dan Oh，Wendemagegnehu T. Beyene, Ming Li, Arun Vaid. yana. th, Yi Lu, June F. eng, Chuck Yuan, Dave Seeker,禾口 Don Mullen 的"Design of Low Cost QFP Packages for Multi-Gigabit Memory Interface，， (Proceedings of 59th Electronic Components and Technology Conference,1662(2009)) 然而，在不具有平面导体作为基准(返回路径)的引线框架型封装中，基本上，信 号引线引脚的阻抗高。而且，在这样的信号引脚中，与另一引线引脚的耦合很强。为此，很 难以5(ibpS或者更多的高传输率高质量地传输信号。为了解决此问题，在专利文献1 (USP 6, 576, 983)中，提出具有信号基准平面的半 导体封装的特殊结构。图1是示出在专利文献1中公开的半导体封装的结构的截面图。然而，在专利文献1中公开的结构是昂贵的。因此，期待的是，通过尽可能多地使 用现有的制造工艺来实现高传输率的信号传输。通常，引线框架型封装具有基本的问题。第一问题是，引线框架型不具有用于高传 输率传输的信号的基准的导体。第二问题是，两个相邻的信号引脚之间的耦合非常强。因为 这两个问题，信号引脚的阻抗很高使得出现大的信号反射并且还出现大的信号间干扰(串 扰)。结果，信号波形退化从而引起数据检测错误。当构造操作在(ibps量级的传输率或更高速率的器件中通常使用的差分信号互连 时，引线框架型封装特有的性质引起问题。这是因为用于差分信号的两个引线引脚之间的 耦合太强。为了以高传输率执行传输，要求适当地控制差分信号中的两种模，即差模和共模 中的阻抗。在这里，由于信号引脚之间的耦合导致差模中的阻抗小于单信号引脚的阻抗的 两倍。由于相同的原因，共模中的阻抗大于单信号引脚的阻抗的一半。而且，随着信号引脚 之间的耦合变得更强，从两倍或者一半的偏离变得更大。应注意的是，差模阻抗的理想值是 100 Ω并且共模阻抗的理想值是25 Ω。
应容易理解的是，其中信号引脚之间的耦合很强的引线框架型封装具有非常高的 共模阻抗，因为即使单引脚的阻抗也高。通常，当半导体器件上到输入/输出电路的信号线路中的共模阻抗非常高时，在 信号线路上产生大的共模噪声。这引起EMI (电磁干扰)的产生。应如下地理解此机理。理想地，差分信号输出电路应仅输出理想的差分信号。然而，在实际电路中，产生 一些量的共模信号。基于输出电路的输出阻抗和信号线路(route)的阻抗的阻抗比率划分 该共模信号的电压。通常，在GHz带中，因为它的寄生电容使得输出电路的阻抗低。因此， 当信号线路的阻抗高时，以接近100%的效率将共模信号取出到信号线路。即，在信号线路 中，有效地出现引起EMI的不想要的共模信号(因为它是不需要的，有时候称为共模噪声)。此外，根据阻抗的定义，信号线路中的共模阻抗高的事实意味着信号线路将从附 近引入的噪声电流有效地转换为共模噪声。从信号线路产生的磁场导致主要感生噪声电 流。尽管在上面已经描述了当共模阻抗高时容易产生电磁辐射，但是能够理解的是，对于电 磁辐射的敏感性也非常高。即，不仅容易产生电磁辐射，而且易受电磁辐射影响，并且容易 理解的是，会发生正反馈。重要的是，除了串扰之外，还要控制共模阻抗。当以5(ibpS或者更多的传输率执行信号传输时，在下面的非专利文献中将会描述 与插入板或者封装的种类无关的由于I/O电路的寄生电容导致的信号波形的劣化非专利 文献2 Edward PillaiJfIJonas Weiss 的“Novel T-Coil Structure and Implementation in a6.4-Gb/sCMOS Receiver to Meet Return Loss Specification，，(Proceeding of 57th Electronic. Components and 5Technology Conference，147 (2007))；以及非专利文 献3，Ryuichi Oikawa的"Package Substrate Built-in Three-Dimensional Distributed Matching Circuit for high-rate SerDes Applications" (Proceeding of 58th Electronic Components and Technology Conference，676(2008))0非专利文献2描述了对LSI电路的措施。非专利文献3描述了对封装/插入板的 措施。这些措施具有优点和缺点。然而，为了通过使用传统的制造技术尽可能低成本地实 现措施的目的，对封装和插入板的措施是想要的。如上所述，需要解决由于信号基准的不存在、大的信号串扰、高共模阻抗、以及1/0 电路的寄生电容导致的信号劣化的上述问题，以便以低成本实现引线框架型的封装或插入 板上的5(ibpS或者更多的高速率信号传输。图2A是示出在专利文献2 (USP 7，009482)中公开的半导体器件的外观的平面 图。图2B是示出在专利文献2中描述的引线框架型封装的结构的平面图。在图2A和图2B中所示的传统技术中，“节距延长引脚”被提供在两个引脚之间。 即，通过部分地延长引脚间隔来试图减少引脚之间的串扰。此技术中在印刷电路板上进行 安装时的缺点在于，可用的引脚的数目减少并且接脚(footprint)不属于通常的设计工 艺。然而，因为通过提供节距延长引脚能够将引脚之间的距离延长数倍，因此显著地减少了 串扰。尽管在专利文献2中没有特别地描述，但是能够通过将差分信号分配给被提供为 具有长间隔的两个引脚来减少对差分信号的共模阻抗。然而，因为每一个引脚的阻抗保持 高，因此没有获得大的效果。图3A是示出在专利文献3 (USP 7，467，955)中公开的二维阵列型连接器的结构的透视图。图3B是示出在专利文献3中描述的二维阵列型连接器的互连的平面图。在图3A和图;3B中示出的传统技术中，接地电压被适当地分配到位于二维阵列型 连接器处的引线引脚的一部分使得引线引脚的一部分用作信号返回路径或者信号间屏蔽。 即使仅使用图3A和图;3B中所示的二维阵列结构的一行，也没有获得与二维阵列结构中相 同的效果，但是其可应用于半导体器件的引线框架型封装。而且，在专利文献3中公开了调 节信号引脚间隔和信号引脚宽度以调节阻抗的方法和交替地布置一对用于差分信号的引 脚和用于接地电压的引脚以减少串扰的方法。然而，在专利文献3中没有特别地描述控制 共模阻抗的方法。引用列表[专利文献][专利文献1]:USP 6，576，983
[专利文献2]；:USP 7，009，282
[专利文献3]；:USP 7，467，955
[非专利文献][非专禾0 文献 1] Joong-Ho Kim, Ralf Schmitt, Dan Oh, Wendemagegnehu T. Beyene, Ming 5 ‘ Li, ‘ Arun Vaidyanath, Yi Lu, June Feng, . Chuck Yuan, Dave Seeker, 禾口 Don Mullen 的"Design of Low Cost QFPPackages for Multi-Gigabit Memory Interface，， (Proceedings of 59th Electronic Components and Technology Conference,1662(2009))[非专利文献 2] :Edward Pillai, Jonas Weiss 的“Novel T-Coil Structure and Implementation in a6.4-Gb/s CMOS Receiver to Meet Return Loss Specification，， (Proceeding of 57th Electronic Components and Technology Conference,147(2007))[非专利文献 3] =Ryuichi Oikawa 的“Package Substrate Built-in Three-Dimensional Distributed Matching Circuit ' for high-rate SerDes Applications" (Proceeding of 58th Electronic Components and Technology Conference,676(2008))
发明内容
在上述传统的技术中，重点放在了信号间串扰的控制，并且尽管能够推断一部分 但是没有公开减少共模阻抗的方法。而且，在传统的技术中，没有提供针对由于1/0电路的 寄生电容导致的信号劣化的任何措施。作为传统的技术中的问题，信号引脚的数目减少，并且没有提供将2维结构变成1 维结构同时保持想要的性能的方法。因此，需要的是，通过使用1维阵列的引脚布置，在没有使用印制电路板的特殊设 计的情况下，减少共模阻抗同时移除不需要的引脚，并且防止由于1/0电路的寄生电容导 致的信号劣化。在本发明的方面中，互连结构包括第一和第二差分信号互连，该第一和第二差分 信号互连被提供为传输差分信号；和第一和第二电压互连，该第一和第二电压互连被施加有预定的电压。第一电压互连、第一差分信号互连、第二差分信号互连以及第二电压互连被 按顺序布置。第一和第二差分信号互连之间的间隔比第一电压互连和第一差分信号互连之 间的间隔长并且比第二差分信号互连和第二电压互连之间的间隔长。当第一连接点和离第 一连接点最近的第二连接点被提供在第一和第二差分信号互连以及第一和第二电压互连 中的任何一个上时，第一连接点和第二连接点之间的距离在差分信号的波长的1/16至其 波长的1/8的范围内。在本发明的另一方面中，一种包括互连结构的半导体器件，该互连结构包括第一 和第二差分信号互连，该第一和第二差分信号互连被提供为传输差分信号；和第一和第二 电压互连，该第一和第二电压互连被施加有预定的电压。第一电压互连、第一差分信号互 连、第二差分信号互连以及第二电压互连是引脚并且被顺序布置。第一和第二差分信号互 连之间的间隔比第一电压互连和第一差分信号互连之间的间隔长并且比第二差分信号互 连和第二电压互连之间的间隔长。当第一连接点和离第一连接点最近的第二连接点被提供 在第一和第二差分信号互连以及第一和第二电压互连中的任何一个上时，第一连接点和第 二连接点之间的距离在差分信号的波长的1/16至其波长的1/8的范围内。本发明的又一方面，提供一种互连结构的设计方法，并且互连结构包括第一和第 二差分信号互连，该第一和第二差分信号互连被提供为传输差分信号；和第一和第二电压 互连，该第一和第二电压互连被施加有预定的电压。第一电压互连、第一差分信号互连、第 二差分信号互连以及第二电压互连被按顺序布置。该设计方法包括设置第一电压互连和 第一差分信号互连之间的间隔、第一差分信号互连和第二差分信号互连之间的间隔、以及 第二差分信号互连和第二电压互连之间的间隔的初始值；基于间隔计算串扰和共模阻抗； 当串扰和共模阻抗中的任何一个不满足预定的条件时改变间隔中的任何一个；以及重复计 算和改变直到串扰和共模阻抗都满足预定的条件。设置包括当假设第一电压互连和第一 差分信号互连之间的间隔或者第二差分信号互连和第二电压互连之间的间隔被设置为第 一间隔并且第一差分信号互连和第二差分信号互连之间的间隔被设置为第二间隔时，将第 一间隔与第二间隔之比设置为1比2。通过使用传输信号的相位差，并且使用用于用作返回路径的电源引脚或者接地引 脚的封装引线引脚的一部分，并且适当地控制引线引脚的间隔和长度的分布常数设计，本 发明能够获得在任何传统的技术中不能够获得的效果。
结合附图，根据某些实施例的以下描述，本发明的以上和其它目的、优点和特征将 更加明显，其中图1是示出传统的半导体封装的结构的截面图；图2A是示出传统的半导体器件的外观的平面图；图2B是示出在图2A的传统的半导体器件中使用的引线框架型封装的结构的平面 图；图3A是示出传统的二维阵列型连接器的结构的透视图；图;3B是示出传统的二维阵列型连接器的互连的平面图；图4A是示出应用了根据本发明的第一实施例的互连结构的安装基板20和半导体器件的平面图；图4B是沿着图4A中的线A_A’的安装基板和半导体器件的截面图；图5A是部分地示出根据本发明的第一实施例的互连结构的平面图；图5B是部分地示出根据本发明的第一实施例的互连结构的透视图；图6是示出本发明的阻抗的迹线(track)的史密斯(Smith)图；图7A示出在根据本发明设计的引线框架型封装的差模中的返回损耗和插入损耗 的频率响应的示例的图；图7B示出在根据本发明设计的引线框架型封装的共模中的反射损耗和插入损耗 的频率响应的示例的图；图7C示出当从安装基板一侧看根据本发明设计的引线框架型封装时的LSI安装 状态下的作为阻抗的返回损耗的测量结果的图；图7D示出当从安装基板一侧看根据本发明设计的引线框架型封装时的LSI安装 状态下的作为阻抗的返回损耗的结果的图；图7E示出在根据本发明设计的引线框架型封装的差模下的近端串扰和远端串扰 的频率响应的示例的图；图8是示出当只有引线引脚布置被设置为与本发明相同时的电子系统的构造示 例的透视图；图9A示出图8的电子系统的第一输入部分A中的差模中的返回损耗和插入损耗 的频率响应的图；图9B示出图8的电子系统的第一输入部分A中的共模中的返回损耗和插入损耗 的频率响应的图；图9C示出图8的电子系统的第二输入部分B中的差模中的返回损耗和插入损耗 的频率响应的图；图9D示出图8的电子系统的第二输入部分B中的共模中的返回损耗和插入损耗 的频率响应的图；图IOA示出当具有本发明的互连结构的半导体器件在10(ibpS进行操作时从引线 引脚输出的信号波形；图IOB示出当具有本发明的互连结构的半导体器件在10(ibpS进行操作时被输入 到安装基板的信号波形；图11是示出根据本发明的第二实施例的互连结构的平面图；以及图12是示出本发明的互连结构设计方法的流程图。
具体实施例方式在下文中，将会参考附图描述根据本发明的半导体器件的互连结构。[第一实施例]图4A是示出应用根据本发明的第一实施例的互连结构的半导体器件10和安装基 板20的平面图。图4B是沿着图4A中的线A-A’的半导体器件和安装基板的截面图。将会描述图4A和图4B中的半导体器件10和安装基板20。半导体器件10被提供 有LSI芯片11、安装部件12、引线引脚131、键合线14以及模树脂15。而且，安装基板20被提供有安装板21和互连22。LSI芯片11被安装在安装部件12上。多个引线引脚131被布置在安装部件12周 围。LSI芯片11的连接焊盘(未示出)通过键合线14与引线引脚131或者安装部件12相 连接。模树脂15包围LSI芯片11、安装部件12以及键合线14和引线引脚131的一部分。 引线引脚131的另一部分从模树脂15露出。互连图案22被布置在安装板21的表面上。引 线引脚131的另一部分的顶端与互连图案22相连接。图5A是部分地示出根据本发明的第一实施例的互连结构的平面图。图5B是部分 地示出根据本发明的第一实施例的互连结构的透视图。图5A和图5B中所示的结构是图4A和图4B中所示的互连结构的一部分。图5A 和图5B中所示的互连结构被提供有第一至第七引线引脚131a至131g。第一、第四、以及第 七引线引脚131a、131d、以及131g被用作提供预定的电压的电源引线引脚或者提供接地电 压的接地引线引脚。第二、第三、第五、以及第六引线引脚131b、131c、131e、以及131f被用 作用于差分信号的成对的引线引脚。在这里，第二和第三引线引脚131b和131c是用于第 一差分信号的一对引线引脚。而且，第五和第六引线引脚131e和131f是用于第二差分信 号的一对引线引脚。在本实施例中，两个引线引脚131b和131c被彼此相邻地布置。而且，两个电源引 线引脚131a和131d被布置为用于第一差分信号的两个引线引脚131b和131d被放置在引 线引脚131a和131d之间。换言之，第一电源引线引脚131a、第一差分信号引线引脚131b、 第二差分信号引线引脚131c、以及第二电源引线引脚131d被按顺序布置。在模树脂15外的各种引线引脚131的一部分与安装基板20连接并且被称为外引 线引脚部分。在本实施例中的初始状态下，外引线引脚之间的间隔是恒量。换言之，在本实 施例中的初始状态下，外引线引脚被以相同的节距布置。假设用于一个差分信号的信号线之间的距离是S。而且，假设在用于差分信号的信 号引线引脚和与该信号引线引脚相邻的电源引线引脚之间的距离是G。此外，假设外引线引 脚的高度是H。在本实施例中，与差分信号引线引脚相邻的电源引线引脚用作用于通过差分信号 引线引脚传输的信号的返回路径。因此，替代两个电源引线引脚，可以使用两个接地引线引 脚。然而，在图4A、图4B、图5A以及图5B的情况下，所谓的裸露管芯焊盘结构被采用并且 接地位于LSI管芯的正下方。即，因为不要求接地引线引脚，所以在图4a、图4B、图5A以及 图5B中，电源引线引脚被用作返回路径。在本实施例中，对于差分信号的两个引线引脚和两个电源引线引脚采用共面结 构。在该共面结构中，返回路径阻抗相对高。通过与信号引线引脚相邻的电源引线引脚提 供返回路径。在H >> G的情况下，基于G唯一地确定单端模式下的阻抗。能够将信号分 配到间隔了 G的返回路径，其中G大致等于引线引脚的宽度，从而能够降低太高的单端模式 阻抗，以提高信号传输特性。如上所述，在引线框架型封装中，引线引脚之间的耦合相当强。通过使用此结构中 的耦合，共模阻抗能够接近于是想要的值的25 Ω。为此，G被设置为充分地小于S。当保持 引线引脚节距的总和S+G恒定时G的减少引起S的增加。这时，差分信号引线引脚之间的 耦合变弱并且信号引线引脚与电源引线引脚之间的耦合变强。结果，共模阻抗减少。
布置用于第一差分信号的一对引线引脚131b和131c和用于第二差分信号的一对 引线引脚131e和131，如图5A和图5B中所示。第二电源引线引脚131d被布置在用于差分 信号的两对引线引脚之间。电源引线引脚131d是用于第一差分信号的返回路径，并且也是 用于第二差分信号的返回路径。换言之，两个差分信号共享电源引线引脚131d。电源引线 引脚131d用作两个差分信号之间的屏蔽。即，通过电源引线引脚131d的存在来限制两个 差分信号之间的串扰。此外，因为电源引线引脚131d用作用于两个信号的返回路径，所以 在半导体器件中能够减少引脚的数目。在本发明中，存在S与G的最佳比率。例如，当增加S并且减少G时，共模阻抗减 少然而串扰增加。这是因为相邻的差分信号引线引脚之间(准确地说，每个被包含在不同 的差分信号对中的差分信号引脚彼此相邻的两个引线引脚之间)的距离变小。相反地，当 减少S并且增加G时，串扰减少然而共模阻抗状态开始增加。最初，在S = G的条件下共模 阻抗已经不适当地高。因此，当串扰和共模阻抗被很好地平衡时，最佳比率满足下述关系0 < G/S < 1当通过使用电磁场模拟器分析各种情况时，在许多情况下最佳比率满足下述关 系G/S ^ 1/2 ο因此，当最优化本发明的互连结构时，G/S = 1/2的初始值是最有效率的。图12是示出本发明的互连结构设计方法的流程图。步骤Sl 在步骤Sl开始本发明的互连结构设计方法。步骤S2 设置G S = 1 2的初始值。步骤S3 通过电磁场分析产生插入板模型。步骤S4 计算相邻的第一和第二差分信号之间的串扰和共模阻抗。应注意的是，作为共模 阻抗，可以精确地计算共模下的返回损耗。步骤S5 分别确认共模阻抗和串扰是否小于预设值。当串扰或者共模阻抗超过预设值时， 执行步骤S6。当串扰和共模阻抗满足上述条件时，执行步骤S7。步骤S6 改变G和S的值。具体地，为了减少串扰，S减少并且G增加。而且，为了减少共 模阻抗，S增加并且G减少。在这里，不能同时减少串扰和共模阻抗。因此，需要预先基于 使用互连结构的LSI单独地确定将主要减少串扰和共模阻抗中的哪一个。然后，控制流程 返回到步骤S3。步骤S7 本发明的互连结构设计方法结束。接下来，将会描述本发明中的阻抗匹配操作。由于I/O电路的寄生电容导致LSI 电路的输出阻抗通常小于50 Ω。在本发明中，当从安装基板，g卩，从外引线引脚看时，输出阻抗与50Ω左右的值匹配。应注意的是，本发明的一个特征在于阻抗匹配操作。随着频率上升得较高，由于其自己的电感使得从LSI焊盘看的返回路径引线引脚 的阻抗增加，并且当引线引脚的长度达到传输信号波长的1/4时达到最大值。用作返回路 径的引线引脚与安装基板上的接地线或者电源线相连接。因为在外引线引脚的顶端处引线 引脚上的电压幅值变成最小，因此在从顶端离开传输信号的1/4波长的点处的幅值电压变 成最大值，即，阻抗变成最大值。因此，在LSI侧的引线引脚的末端处，阻抗变成最大值。因 为LSI侧的引线引脚的末端是与键合线的连接点，因此此点处的阻抗是键合线的阻抗。当返回路径的阻抗增加时，用于差分信号的引线引脚之间的耦合变强。这时，从外 部接地有关的LSI侧看的差模阻抗，例如，安装基板上的接地点在下降方向上变化。另一方 面，因为从外部接地看的返回路径的阻抗增加，因此随着引线引脚长度变长，与返回路径引 线引脚有关的差模阻抗首先减少，但是然后逐渐地增加，并且在差分信号的波长的1/4的 点处达到最大值。因此，在从0到差分信号的波长的1/4的一些点处，与返回路径引线引脚 有关的差模阻抗被最小化。在非常粗略的近似中，在作为处于正中间的、差分信号的波长的 1/8的点处，差模阻抗被最小化。如上所述，I/O输出电路的输出阻抗在GHz带中具有低值。在这里，假定引线引脚 的阻抗的虚部被近似地设置为I/O输出电路的阻抗的虚部的-1倍。即，引线引脚的阻抗和 I/O输出电路的阻抗被设置为具有复共轭关系。因此，I/O输出电路的阻抗和引线引脚的阻 抗彼此匹配。这时，获得大约50 Ω的值作为当从引线引脚侧看时的引线引脚的阻抗。在实际情况中，I/O输出电路的输出阻抗的等效电路近似地表达为RC并联电路。 因此，在更靠近顶端的点而不是差分信号的1/8波长的点处进行阻抗匹配。在许多情况下 点处于差分信号的1/8波长至1/16波长的范围内。而且，为了在宽带中执行阻抗匹配，所 谓的Q值必须被使得很小。为此，返回路径引线引脚的电感需要变成非常小。这样，从宽带 设计的观点，最佳引线引脚长度变成短于差分信号的1/8波长。在图5Α和图5Β的构造中，在差分信号的1/4波长处，差模阻抗变成最高，即，传输 特性退化作为副效应。在这样的情况下的值确实是引线引脚侧的键合线的顶端的阻抗。为 了减少此副效应，降低阻抗并且足够高地设置1/4波长频率就足够了。为了降低阻抗和控 制长度，线被布置为耦合电源引线引脚和接地引线引脚。而且，应通过调节引线引脚长度来 使引线引脚接近1/16波长，以足够高地设置1/4波长频率。图6是示出本发明中的阻抗的迹线的史密斯图。此史密斯图示出计算的结果，包 括键合线。图6上的点示出在比率(1/4，1/8，1/16)的从LSI侧看的半导体封装的阻抗和 在操作频率以及差分信号波长(λ)处的LSI的输出阻抗(LSI Zout) 0根据此史密斯图观 察到下述问题。首先，在1/4波长处，阻抗被最大化。接下来，在1/8波长附近，其接近LSI 的输出阻抗的复共轭(相对于X轴对称)。此外，在1/16波长附近，其具有接近纯电阻的阻 抗。因此，为了抑制Q值并且执行宽带匹配，引线引脚的长度被设置为差分信号的1/8 波长和其1/16波长之间。这样，在本发明中，因为能够仅根据引线引脚的长度控制频率特 性并且进行设置，因此存在没有接收由于制造变化导致的影响的特征。图7A示出在根据本发明设计的引线框架型封装的差模中的返回损耗(反射损耗) 和插入损耗的频率响应的示例的图。图7B示出在根据本发明设计的引线框架型封装的共模中的反射损耗和插入损耗的频率响应的示例的图。图7C示出当从安装基板看根据本发 明设计的引线框架型封装时在LSI安装状态下的作为返回损耗的阻抗测量结果的图。在这 里，示出的阻抗属于输出电路。图7D示出当从安装基板看根据本发明设计的引线框架型封 装时在LSI安装状态下的作为返回损耗的阻抗测量结果的图。然而，显示的阻抗属于输入 电路。图7E示出在根据本发明设计的引线框架型封装的差模下的近端串扰(NEXT)和远端 串扰(FEXT)的频率响应的示例的图。从图7A和图7B中的图能够看到，具有本发明的互连结构的电子电路在10(ibpS或 者更多的高传输率上具有好的传输特性。除了差模传输特性在1/4波长频率处局部地下降 之外，能够获得好的传输特性。关于共模，可以看到阻抗的上升被限制到5GHz的附近。从图7C和图7D的图看到，在差模曲线中存在稳定状态(plateau)。这表示阻抗匹 配操作起到如期的作用。从图7E的图能够看到，特性是非常好的，其中直到3GHz，串扰至多是(_40dB)。接下来，示出本发明的一个特征在于尺寸控制，而只是在仅几何布置的顺序上没 有获得想要的效果。图8是示出当仅引线引脚布置被设置为与本发明相同时的电子系统的构造示例 的透视图。图8的电子系统被提供有第一和第二输出部分A和B。图9A示出在图8的电子系统的第一输入部分A中的差模中的返回损耗和插入损 耗的频率响应的图。图9B示出在图8的电子系统的第一输入部分A中的共模中的返回损 耗和插入损耗的频率响应的图。图9C示出在图8的电子系统的第二输入部分B中的差模 中的返回损耗和插入损耗的频率响应的图。图9D示出在图8的电子系统的第二输入部分 B中的共模中的返回损耗和插入损耗的频率响应的图。从图9A至图9D可以看到，图8的电子系统的信号传输特性非常不同于本发明。在 差模中特性不是很好，并且在共模中非常差。而且，可以看到，两个信号之间的特性差异大。 这些结果示出在本发明中尺寸控制是非常重要的。图IOA示出当具有本发明的互连结构的半导体器件在10(ibpS操作时从引线引脚 输出的信号波形。图IOB示出当具有本发明的互连结构的半导体器件在10(ibpS操作时被 输入到安装基板的信号波形。从图IOA和图IOB中可以看到，信号波形的眼图很好并且因此，具有本发明的互连 结构的半导体器件能够妥善处理10(ibpS或者更多的高传输率。[第二实施例]在本发明的第二实施例中，在诸如印制电路板的传输线基板上构造与本发明的第 一实施例相同的结构。为此，包括返回路径的整个引线框架被替换为带状线或者微带线以 具有共面结构。尽管在带状线或者微带线中电源或者接地被构造为平面，但是为了获得本 发明的效果，要求宽度和长度的纵横比等于或者小于1/2。图11是示出根据本发明的第二实施例的互连结构的平面图。互连结构被提供有 第一电源线132a、第一差分信号线132b、第二差分信号线132c、第二电源线132d以及键合 线14。在第一和第二电源线13 和132d中，其被提供有导通孔16。与第一和第二电源线 13 和132d相同的电源电压被施加给导通孔16。应注意的是，可以使用接地的接地线替 代两个电源线13 和132d从而导通孔16也接地。
在这样的情况下，必须注意被布置在返回路径互连中的导通孔16之间的间隔。在 布置导通孔16的电源线13 和132d的点处，阻抗具有最小值。因此，当被提供在同一电 源线中的两个导通孔之间的距离等于或者小于差分信号的波长的1/16时，不存在阻抗匹 配方案。而且，当两个导通孔之间的距离超过1/4波长时，要求切断任何较长的部分，因为 阻抗匹配没有意义。这是因为被提供在印制电路板上的互连非常长，与引线框架不同。因此，被提供在同一电源线上的两个导通孔之间的距离应处于操作信号的波长的 1/16至其波长的1/4的范围内。如果保持此限制，那么即使印制电路板上的互连的全长超 过差分信号的波长的1/4，也获得相同的效果。应注意的是，在通常的信号完整性中，存在接地导通孔必须以尽可能短的间隔布 置的描述。然而，在本发明中，相反地，必须在两个导通孔之间提供足够的距离。而且，与本发明的第一实施例一样，电源线13 和132d上与键合线14的连接点 与离键合线14最近的导通孔16的距离必须处于差分信号的波长的1/16到波长的1/8的 范围内。尽管已经结合其数个实施例描述了本发明，但是对本领域的技术人员来说显然的 是，这些实施例仅被提供用于示出本发明，并且不应依赖于这些实施例在限制的意思上解 释权利要求。
权利要求
1.一种互连结构，包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连被按顺序布置，其中所述第一和第二差分信号互连之间的间隔比所述第一电压互连和所述第一差分 信号互连之间的间隔长，并且比所述第二差分信号互连和所述第二电压互连之间的间隔 长，并且其中当第一连接点和离所述第一连接点最近的第二连接点被提供在所述第一和第二 差分信号互连以及所述第一和第二电压互连中的任何一个上时，所述第一连接点和所述第 二连接点之间的距离在差分信号的波长的1/16至其波长的1/8的范围内。
2.一种包括互连结构的半导体器件，其中所述互连结构包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连是引线引脚并且被按顺序布置，其中所述第一和第二差分信号互连之间的间隔比所述第一电压互连和所述第一差分 信号互连之间的间隔长，并且比所述第二差分信号互连和所述第二电压互连之间的间隔 长，并且其中当第一连接点和离所述第一连接点最近的第二连接点被提供在所述第一和第二 差分信号互连以及所述第一和第二电压互连中的任何一个上时，所述第一连接点和所述第 二连接点之间的距离在差分信号的波长的1/16至其波长的1/8的范围内。
3.一种包括互连结构的电子设备，其中所述互连结构包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连是传输线并且被按顺序布置，其中当第一连接点和离所述第一连接点最近的第二连接点被提供在所述第一和第二 差分信号互连以及所述第一和第二电压互连中的任何一个上时，所述第一和第二连接点与 导体相连接，并且所述第一连接点和所述第二连接点之间的距离在差分信号的波长的1/16 至其波长的1/8的范围内。
4.一种互连结构的设计方法，其中所述互连结构包括第一和第二差分信号互连，所述第一和第二差分信号互连用于传输差分信号；和 第一和第二电压互连，所述第一和第二电压互连被施加有预定的电压， 其中所述第一电压互连、所述第一差分信号互连、所述第二差分信号互连以及所述第 二电压互连被按顺序布置， 其中所述设计方法包括设置所述第一电压互连和所述第一差分信号互连之间的间隔、所述第一差分信号互连 和所述第二差分信号互连之间的间隔、以及所述第二差分信号互连和所述第二电压互连之间的间隔的初始值；基于所述间隔计算串扰和共模阻抗；当所述串扰和所述共模阻抗中的至少一个不满足预定的条件时改变所述间隔中的任 何一个；和重复所述计算和所述改变直到所述串扰和所述共模阻抗二者都满足所述预定的条件， 其中所述设置包括当假设所述第一电压互连和所述第一差分信号互连之间的间隔或者所述第二差分信 号互连和所述第二电压互连之间的间隔被设置为第一间隔，并且所述第一差分信号互连和 所述第二差分信号互连之间的间隔被设置为第二间隔时，将所述第一间隔与所述第二间隔 之比设置为1比2。
5.根据权利要求4所述的设计方法，其中所述改变包括 增加所述第一间隔并且减少所述第二间隔，以减少串扰；减少所述第一间隔并且增加所述第二间隔，以减少共模阻抗；和 当所述串扰和所述共模阻抗二者都应被减少时，基于所述预定的条件选择所述增加和 所述减少中的一个。
6.根据权利要求4或者5所述的设计方法，其中所述计算包括 执行电磁场分析；和计算共模下的返回损耗作为所述共模阻抗。
全文摘要
本发明提供了一种互连结构。互连结构包括被提供为传输差分信号的第一和第二差分信号互连；和被施加有预定的电压的第一和第二电压互连。第一电压互连、第一差分信号互连、第二差分信号互连以及第二电压互连被按顺序布置。第一和第二差分信号互连之间的间隔比第一电压互连和第一差分信号互连之间的间隔长并且比第二差分信号互连和第二电压互连之间的间隔长。当第一连接点和离第一连接点最近的第二连接点被提供在第一和第二差分信号互连以及第一和第二电压互连中的任何一个上时，第一连接点和第二连接点之间的距离处于差分信号的波长的1/16至其波长的1/8的范围内。
文档编号H01L23/66GK102142420SQ20111003418
公开日2011年8月3日 申请日期2011年1月28日 优先权日2010年1月28日
发明者及川隆一 申请人:瑞萨电子株式会社
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