一种基于vpx总线的脑神经信号实时并行处理系统的制作方法
一种基于vpx总线的脑神经信号实时并行处理系统的制作方法
【技术领域】
[0001]本发明涉及脑信号处理技术领域，具体涉及一种基于VPX总线的脑神经信号实时并行处理系统。
【背景技术】
[0002]植入式脑机接口是目前国际研究的热点，相关的研究成果和进展不断刷新人们对于脑信号处理的认识。2003年，Carmena等人将微丝电极埋植在猴子额顶页皮层区域，利用采集到的神经信号成功的控制机械手完成了伸抓动作。2012年，布朗大学的Donoghue团队发布自己的研究成果，一名植入神经电极的瘫痪病人利用大脑神经信号控制机械手抓起放置在桌子上的杯子，并将其送到自己嘴边实现了自主喝咖啡。2014年，浙江大学求是高等研究院与浙江大学医学院附属第二医院合作，成功实现了国内首例意念控制机械手。
[0003]尽管植入式脑机接口研究取得了很大进展，但仍存在一些需要解决的问题。现在的脑信号处理平台，不但需要解码出来的信息十分精确，对解码本身也具有实时性的要求。由于神经系统是一个高度复杂的非线性系统，需要复杂的算法才能实现精确解码，而复杂的算法通常具有较大的计算量，这就对脑信号处理平台的计算性能提出了很高的要求。另一方面为了准确解析神经活动中蕴含的信息，需要在时间和空间上尽可能多的记录神经集群活动，使得需要处理的数据规模非常庞大，并且包含有冗余信息，对系统解码的速度、精度和实时性都提出了挑战。高维度的神经数据增加了系统的计算复杂度，给脑机接口系统的低功耗和便携式的实现带来困难。
[0004]目前应用广泛的脑信号处理平台主要是PC机，由数据采集模块采集到原始的神经信号并作信号预处理后传输到PC机中，信号处理算法运行在PC机上，负责对神经信号进行建模和分析。但是这样的系统不够灵活，耗能较高，而且算法计算的速度受到PC计算的限制，实时性较差。
[0005]当前也有一些大型计算机和巨型计算机用于海量数据处理，虽然这些计算机的数据处理能力很强，数据吞吐量很大，但是由于体积庞大，价格昂贵，功耗高，数量少，很难广泛应用于通用高性能数据处理。
[0006]在数字信号处理领域中，分布式计算，数据的高速、高带宽交换是提高系统处理速度的关键技术之一。随着总线技术的不断发展，传统的并行总线应用越来越少，而新一代的串行总线，如Rapid1，其传输速率可以达到lOGbps，这使得其在高速信号处理领域得到了广泛的应用。
[0007]VPX是基于VME和高速串行总线的不断应用发展起来的，它对VME总线架构进行了重大改进，能够满足对于坚固性、多核处理器计算、DSP数据处理、多种串行技术(Rapid1/PCIe等)集成应用的环境。开展基于多核处理器的高性能数据处理平台研究具有重要工程价值与理论指导意义。VPX架构、多核处理器以及基于FPGA的系统将改变高性能数据处理平台的发展方向。
【发明内容】
[0008]本发明提供了一种基于VPX总线的脑神经信号实时并行处理系统，能发挥多核处理器计算性能强、互联带宽高、功耗低的特性。
[0009]—种基于VPX总线的脑神经信号实时并行处理系统，包括:
[0010]神经信号采集子系统，用于进行脑神经数据的采集以及预处理；
[0011]主控子系统，与神经信号采集子系统通信连接，用于接收脑神经数据，进行脑神经数据计算的任务分配，以及脑神经数据处理结果的输出；
[0012]数据交换子系统，与主控子系统通信连接，用于完成脑神经数据的传输；
[0013]算法计算子系统，与数据交换子系统通信连接，用于计算主控子系统分配的任务，将计算结果返回至主控子系统。
[0014]本发明提供的脑神经信号实时并行处理系统是一种以多核处理器和浮点运算处理器为核心而构建的嵌入式平台，能够实现高通量的脑神经信号的采集和实时并行处理，整个系统采用Rapid1总线技术构建，并可以进一步扩展，具有强大的数据交换能力和信号实时并行处理能力。
[0015]作为优选，所述脑神经信号采集子系统至少有一个，各脑神经信号采集子系统并行;所述算法计算子系统至少有一个，各算法计算子系统并行。
[0016]各脑神经信号采集子系统同时进行不同对象的脑神经信号采集，实现高通量的脑神经?目号米集。
[0017]各算法计算子系统同时对主控子系统分配的任务进行计算，并将计算结果实时返回至主控子系统。
[0018]作为优选，每个脑神经信号采集子系统包括:FPGA、无线通讯芯片、和光纤收发芯片。
[0019]所述脑神经信号采集子系统还包括高精度A/D芯片、光电转换模块以及前置转接器。所述脑神经信号采集子系统完成脑神经信号的采集、预处理和数据的传输，数据的传输可以通过有线或无线的方式进行。
[0020]所述脑神经信号采集子系统可通过光电模块与外部实现光纤互连，有效隔离噪声，同时通过无线的方式进行脑神经数据的传输。
[0021]作为优选，所述主控子系统包括:Rapid 10交换芯片、通过Rapid 10接口与Rapid10交换芯片相连的多核DSP+ARM处理器、千兆以太网芯片、无线通讯芯片、光纤收发芯片和监管接口。
[0022]主控子系统完成脑神经数据的接收，计算任务的分配，计算任务的动态重组，以及处理结果的输出等功能。主控子系统内部的多核DSP+ARM处理器通过Rapid 10接口与Rapid10交换芯片相连，实现和数据交换子系统之间的高带宽数据交换和命令传输。
[0023]作为优选，每个算法计算子系统包括:Rapid10交换芯片、通过Rapid 10接口与Rapid 10交换芯片相连的多核浮点运算处理器、千兆以太网芯片和监管接口。
[0024]算法计算子系统用于完成多种脑神经处理算法的实时并行计算和数据传输。多核浮点运算处理器具有硬件加速单元，实现脑神经信号处理算法的快速高效计算。
[0025]作为优选，所述数据交换子系统包括:FPGA、千兆以太网交换机、Rapid10交换机和监管接口。
[0026]数据交换子系统通过串行总线实现主控子系统和算法子系统之间的高速数据交换和命令传输。
[0027]每个算法计算子系统的监管接口与主控子系统的监管接口之间利用串行总线连接，每个算法计算子系统的监管接口与数据交换子系统的监管接口之间利用串行总线连接，所述串行总线为I2C低速串行总线，或UART低速串行总线。监管接口之间的通讯实现控制命令传输和子系统运行检测等功能。
[0028]本发明提供的脑神经信号实时并行处理系统基于VPX总线机箱，主控子系统、算法计算子系统、数据交换子系统采用模块化设计，整个系统的计算处理性能强，便携性好，具备优异的低功耗性能，单瓦特能效比达到1.92GFlops/W，具备lOGbps高速串行总线互联。
【附图说明】
[0029]图1为本发明脑神经信号实时并行处理系统的组成示意框图；
[0030]图2为本发明中主控子系统的示意框图；
[0031]图3为本发明中算法计算子系统的示意框图；
[0032]图4为本发明中脑神经信号采集子系统的示意框图；
[0033]图5为本发明中数据交换子系统的示意框图。
【具体实施方式】
[0034]下面结合附图和实例，对本发明基于VPX总线的高通量脑神经信号实时并行处理系统进行详细说明。
[0035]如图1所示，一种基于VPX总线的高通量脑神经信号实时并行处理系统包括:脑神 经信号采集子系统110、主控子系统120、数据交换子系统130和算法计算子系统140。
[0036]脑神经信号采集子系统110和主控子系统120通过光纤收发112进行数据交互，通过无线通讯111进行命令交互，一个主控子系统120对应多个脑神经信号采集子系统110，同时采集多个对象的脑神经信号。
[0037]主控子系统120和算法计算子系统140通过数据交换子系统130上的千兆以太网交换机131和Rapid1交换机132实现脑信号数据的高速交换和命令控制。主控子系统120负责计算任务分配，任务的动态重组，计算结果返回。
[0038]主控子系统120、数据交换子系统130以及算法计算子系统140分别具有监管接口，算法计算子系统140的监管接口通过12C低速串行总线，或UART低速串行总线与主控子系统120的监管接口相连接，同时，算法计算子系统140的监管接口通过12C低速串行总线，或UART低速串行总线与数据交换子系统130的监管接口 133相连接。
[0039]本发明装置可根据系统算法计算的需求和计算模型的需要配置不同数量的算法计算子系统140，具有系统搭建灵活，任务动态可分配等特点。
[0040]如图2所示，主控子系统120包含多核DSP+ARM处理器210，Rapid10交换芯片220，无线通讯芯片230和光纤收发芯片240。多核DSP+ARM处理器210通过扩展的无线通讯芯片230实现与脑神经信号采集子系统110的命令交互，通过扩展的光纤收发芯片240实现与脑神经信号采集子系统110的脑信号数据交互，通过扩展的Rapid1交换芯片220实现与算法计算子系统140的数据与命令交互，完成计算任务分配，任务的动态重组，计算结果返回等功能。
[0041]如图3所示，算法计算子系统140包含多核浮点运算处理器310，千兆以太网芯片320，Rapid10交换芯片330。多核浮点运算处理器310，通过Rapid1交换芯片330实现脑神经信号数据和命令的接收。
[0042]如图4所示，脑神经信号采集子系统110包含FPGA410、前置转接器420、电极阵列430、程控放大器440，高精度A/D芯片450、可编程参考开关460、无线收发芯片470和光纤收发芯片480<^Ρ6Α 410通过无线收发芯片470和光纤收发芯片480和主控子系统120进行数据和命令交互，通过前置转接器420、电极阵列430、程控放大器440，高精度A/D芯片450、可编程参考开关460对采集到的脑神经信号进行预处理，包括放大，滤波和AD转换。
[0043]如图5所示，数据交换子系统130包含FPGA510、千兆以太网交换机520和Rapid1交换机530<^Ρ6Α 510通过I2C接口对千兆以太网交换机520和Rapid1交换机530进行初始化配置。
[0044]一种基于VPX总线的高通量脑神经信号实时并行处理系统的工作流程具体如下:
[0045](1)脑神经信号采集子系统110可通过无线收发芯片470和光纤收发芯片480和主控子系统120进行数据和命令交互，通过前置转接器420、电极阵列430、程控放大器440，高精度A/D芯片450、可编程参考开关460对采集到的脑神经信号进行预处理，预处理包括放大，滤波和AD转换。
[0046](2)主控子系统120接收到脑神经信号采集子系统110采集到的脑神经数据和控制命令后，主控子系统120上的多核DSP+ARM处理器210根据任务特性、实时性要求、算法计算模型需求将计算任务通过Rapid1交换芯片220和千兆以太网将待处理数据分发到各个算法计算子系统140。主控子系统110完成计算任务分配，任务的动态重组，计算结果返回等功會泛。
[0047](3)算法计算子系统140通过Rapid1交换芯片330、千兆以太网芯片320接收主控子系统120分发的数据处理任务。并通过算法计算子系统140上的多核浮点运算处理器310实现具体的算法实现过程，每个算法计算子系统对脑信号处理的一种特定算法进行优化，使得各种算法得到有效的处理。
[0048](4)多核浮点运算处理器310内部各个独立的处理核完成计算后将处理结果Rapid1交换芯片330和千兆以太网芯片320通过Rapid1和千兆以太网转发给主控子系统120。最后主控子系统120把这些计算结果综合起来得到最终的结果输出给外部，完成整个数据计算过程。
【主权项】
1.一种基于VPX总线的脑神经信号实时并行处理系统，其特征在于，包括: 神经信号采集子系统，用于进行脑神经数据的采集以及预处理； 主控子系统，与神经信号采集子系统通信连接，用于接收脑神经数据，进行脑神经数据计算的任务分配，以及脑神经数据处理结果的输出； 数据交换子系统，与主控子系统通信连接，用于完成脑神经数据的传输； 算法计算子系统，与数据交换子系统通信连接，用于计算主控子系统分配的任务，将计算结果返回至主控子系统。2.如权利要求1所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，所述脑神经信号采集子系统至少有一个，各脑神经信号采集子系统并行;所述算法计算子系统至少有一个，各算法计算子系统并行。3.如权利要求2所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，每个脑神经信号采集子系统包括:FPGA、无线通讯芯片、和光纤收发芯片。4.如权利要求3所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，所述主控子系统包括:Rapid 10交换芯片、通过Rapid 10接口与Rapid 10交换芯片相连的多核DSP+ARM处理器、千兆以太网芯片、无线通讯芯片、光纤收发芯片和监管接口。5.如权利要求4所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，每个算法计算子系统包括:Rapid 10交换芯片、通过Rapid 10接口与Rapid 10交换芯片相连的多核浮点运算处理器、千兆以太网芯片和监管接口。6.如权利要求5所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，所述数据交换子系统包括:FPGA、千兆以太网交换机、Rapid 10交换机和监管接口。7.如权利要求6所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，每个算法计算子系统的监管接口与主控子系统的监管接口之间利用串行总线连接，每个算法计算子系统的监管接口与数据交换子系统的监管接口之间利用串行总线连接，所述串行总线为I2C低速串行总线，或UART低速串行总线。
【专利摘要】本发明公开了一种基于VPX总线的脑神经信号实时并行处理系统，包括：神经信号采集子系统，用于进行脑神经数据的采集以及预处理；主控子系统，与神经信号采集子系统通信连接，用于接收脑神经数据，进行脑神经数据计算的任务分配，以及脑神经数据处理结果的输出；数据交换子系统，与主控子系统通信连接，用于完成脑神经数据的传输；算法计算子系统，与数据交换子系统通信连接，用于计算主控子系统分配的任务，将计算结果返回至主控子系统。本发明提供了一种基于VPX总线的脑神经信号实时并行处理系统，能发挥多核处理器计算性能强、互联带宽高、功耗低的特性。
【IPC分类】G06N3/063, G06F13/42
【公开号】CN105488566
【申请号】CN201510917221
【发明人】周凡, 刘雪松, 李晓鹏, 陈耀武
【申请人】浙江大学
【公开日】2016年4月13日
【申请日】2015年12月10日
【技术领域】
[0001]本发明涉及脑信号处理技术领域，具体涉及一种基于VPX总线的脑神经信号实时并行处理系统。
【背景技术】
[0002]植入式脑机接口是目前国际研究的热点，相关的研究成果和进展不断刷新人们对于脑信号处理的认识。2003年，Carmena等人将微丝电极埋植在猴子额顶页皮层区域，利用采集到的神经信号成功的控制机械手完成了伸抓动作。2012年，布朗大学的Donoghue团队发布自己的研究成果，一名植入神经电极的瘫痪病人利用大脑神经信号控制机械手抓起放置在桌子上的杯子，并将其送到自己嘴边实现了自主喝咖啡。2014年，浙江大学求是高等研究院与浙江大学医学院附属第二医院合作，成功实现了国内首例意念控制机械手。
[0003]尽管植入式脑机接口研究取得了很大进展，但仍存在一些需要解决的问题。现在的脑信号处理平台，不但需要解码出来的信息十分精确，对解码本身也具有实时性的要求。由于神经系统是一个高度复杂的非线性系统，需要复杂的算法才能实现精确解码，而复杂的算法通常具有较大的计算量，这就对脑信号处理平台的计算性能提出了很高的要求。另一方面为了准确解析神经活动中蕴含的信息，需要在时间和空间上尽可能多的记录神经集群活动，使得需要处理的数据规模非常庞大，并且包含有冗余信息，对系统解码的速度、精度和实时性都提出了挑战。高维度的神经数据增加了系统的计算复杂度，给脑机接口系统的低功耗和便携式的实现带来困难。
[0004]目前应用广泛的脑信号处理平台主要是PC机，由数据采集模块采集到原始的神经信号并作信号预处理后传输到PC机中，信号处理算法运行在PC机上，负责对神经信号进行建模和分析。但是这样的系统不够灵活，耗能较高，而且算法计算的速度受到PC计算的限制，实时性较差。
[0005]当前也有一些大型计算机和巨型计算机用于海量数据处理，虽然这些计算机的数据处理能力很强，数据吞吐量很大，但是由于体积庞大，价格昂贵，功耗高，数量少，很难广泛应用于通用高性能数据处理。
[0006]在数字信号处理领域中，分布式计算，数据的高速、高带宽交换是提高系统处理速度的关键技术之一。随着总线技术的不断发展，传统的并行总线应用越来越少，而新一代的串行总线，如Rapid1，其传输速率可以达到lOGbps，这使得其在高速信号处理领域得到了广泛的应用。
[0007]VPX是基于VME和高速串行总线的不断应用发展起来的，它对VME总线架构进行了重大改进，能够满足对于坚固性、多核处理器计算、DSP数据处理、多种串行技术(Rapid1/PCIe等)集成应用的环境。开展基于多核处理器的高性能数据处理平台研究具有重要工程价值与理论指导意义。VPX架构、多核处理器以及基于FPGA的系统将改变高性能数据处理平台的发展方向。
【发明内容】
[0008]本发明提供了一种基于VPX总线的脑神经信号实时并行处理系统，能发挥多核处理器计算性能强、互联带宽高、功耗低的特性。
[0009]—种基于VPX总线的脑神经信号实时并行处理系统，包括:
[0010]神经信号采集子系统，用于进行脑神经数据的采集以及预处理；
[0011]主控子系统，与神经信号采集子系统通信连接，用于接收脑神经数据，进行脑神经数据计算的任务分配，以及脑神经数据处理结果的输出；
[0012]数据交换子系统，与主控子系统通信连接，用于完成脑神经数据的传输；
[0013]算法计算子系统，与数据交换子系统通信连接，用于计算主控子系统分配的任务，将计算结果返回至主控子系统。
[0014]本发明提供的脑神经信号实时并行处理系统是一种以多核处理器和浮点运算处理器为核心而构建的嵌入式平台，能够实现高通量的脑神经信号的采集和实时并行处理，整个系统采用Rapid1总线技术构建，并可以进一步扩展，具有强大的数据交换能力和信号实时并行处理能力。
[0015]作为优选，所述脑神经信号采集子系统至少有一个，各脑神经信号采集子系统并行;所述算法计算子系统至少有一个，各算法计算子系统并行。
[0016]各脑神经信号采集子系统同时进行不同对象的脑神经信号采集，实现高通量的脑神经?目号米集。
[0017]各算法计算子系统同时对主控子系统分配的任务进行计算，并将计算结果实时返回至主控子系统。
[0018]作为优选，每个脑神经信号采集子系统包括:FPGA、无线通讯芯片、和光纤收发芯片。
[0019]所述脑神经信号采集子系统还包括高精度A/D芯片、光电转换模块以及前置转接器。所述脑神经信号采集子系统完成脑神经信号的采集、预处理和数据的传输，数据的传输可以通过有线或无线的方式进行。
[0020]所述脑神经信号采集子系统可通过光电模块与外部实现光纤互连，有效隔离噪声，同时通过无线的方式进行脑神经数据的传输。
[0021]作为优选，所述主控子系统包括:Rapid 10交换芯片、通过Rapid 10接口与Rapid10交换芯片相连的多核DSP+ARM处理器、千兆以太网芯片、无线通讯芯片、光纤收发芯片和监管接口。
[0022]主控子系统完成脑神经数据的接收，计算任务的分配，计算任务的动态重组，以及处理结果的输出等功能。主控子系统内部的多核DSP+ARM处理器通过Rapid 10接口与Rapid10交换芯片相连，实现和数据交换子系统之间的高带宽数据交换和命令传输。
[0023]作为优选，每个算法计算子系统包括:Rapid10交换芯片、通过Rapid 10接口与Rapid 10交换芯片相连的多核浮点运算处理器、千兆以太网芯片和监管接口。
[0024]算法计算子系统用于完成多种脑神经处理算法的实时并行计算和数据传输。多核浮点运算处理器具有硬件加速单元，实现脑神经信号处理算法的快速高效计算。
[0025]作为优选，所述数据交换子系统包括:FPGA、千兆以太网交换机、Rapid10交换机和监管接口。
[0026]数据交换子系统通过串行总线实现主控子系统和算法子系统之间的高速数据交换和命令传输。
[0027]每个算法计算子系统的监管接口与主控子系统的监管接口之间利用串行总线连接，每个算法计算子系统的监管接口与数据交换子系统的监管接口之间利用串行总线连接，所述串行总线为I2C低速串行总线，或UART低速串行总线。监管接口之间的通讯实现控制命令传输和子系统运行检测等功能。
[0028]本发明提供的脑神经信号实时并行处理系统基于VPX总线机箱，主控子系统、算法计算子系统、数据交换子系统采用模块化设计，整个系统的计算处理性能强，便携性好，具备优异的低功耗性能，单瓦特能效比达到1.92GFlops/W，具备lOGbps高速串行总线互联。
【附图说明】
[0029]图1为本发明脑神经信号实时并行处理系统的组成示意框图；
[0030]图2为本发明中主控子系统的示意框图；
[0031]图3为本发明中算法计算子系统的示意框图；
[0032]图4为本发明中脑神经信号采集子系统的示意框图；
[0033]图5为本发明中数据交换子系统的示意框图。
【具体实施方式】
[0034]下面结合附图和实例，对本发明基于VPX总线的高通量脑神经信号实时并行处理系统进行详细说明。
[0035]如图1所示，一种基于VPX总线的高通量脑神经信号实时并行处理系统包括:脑神 经信号采集子系统110、主控子系统120、数据交换子系统130和算法计算子系统140。
[0036]脑神经信号采集子系统110和主控子系统120通过光纤收发112进行数据交互，通过无线通讯111进行命令交互，一个主控子系统120对应多个脑神经信号采集子系统110，同时采集多个对象的脑神经信号。
[0037]主控子系统120和算法计算子系统140通过数据交换子系统130上的千兆以太网交换机131和Rapid1交换机132实现脑信号数据的高速交换和命令控制。主控子系统120负责计算任务分配，任务的动态重组，计算结果返回。
[0038]主控子系统120、数据交换子系统130以及算法计算子系统140分别具有监管接口，算法计算子系统140的监管接口通过12C低速串行总线，或UART低速串行总线与主控子系统120的监管接口相连接，同时，算法计算子系统140的监管接口通过12C低速串行总线，或UART低速串行总线与数据交换子系统130的监管接口 133相连接。
[0039]本发明装置可根据系统算法计算的需求和计算模型的需要配置不同数量的算法计算子系统140，具有系统搭建灵活，任务动态可分配等特点。
[0040]如图2所示，主控子系统120包含多核DSP+ARM处理器210，Rapid10交换芯片220，无线通讯芯片230和光纤收发芯片240。多核DSP+ARM处理器210通过扩展的无线通讯芯片230实现与脑神经信号采集子系统110的命令交互，通过扩展的光纤收发芯片240实现与脑神经信号采集子系统110的脑信号数据交互，通过扩展的Rapid1交换芯片220实现与算法计算子系统140的数据与命令交互，完成计算任务分配，任务的动态重组，计算结果返回等功能。
[0041]如图3所示，算法计算子系统140包含多核浮点运算处理器310，千兆以太网芯片320，Rapid10交换芯片330。多核浮点运算处理器310，通过Rapid1交换芯片330实现脑神经信号数据和命令的接收。
[0042]如图4所示，脑神经信号采集子系统110包含FPGA410、前置转接器420、电极阵列430、程控放大器440，高精度A/D芯片450、可编程参考开关460、无线收发芯片470和光纤收发芯片480<^Ρ6Α 410通过无线收发芯片470和光纤收发芯片480和主控子系统120进行数据和命令交互，通过前置转接器420、电极阵列430、程控放大器440，高精度A/D芯片450、可编程参考开关460对采集到的脑神经信号进行预处理，包括放大，滤波和AD转换。
[0043]如图5所示，数据交换子系统130包含FPGA510、千兆以太网交换机520和Rapid1交换机530<^Ρ6Α 510通过I2C接口对千兆以太网交换机520和Rapid1交换机530进行初始化配置。
[0044]一种基于VPX总线的高通量脑神经信号实时并行处理系统的工作流程具体如下:
[0045](1)脑神经信号采集子系统110可通过无线收发芯片470和光纤收发芯片480和主控子系统120进行数据和命令交互，通过前置转接器420、电极阵列430、程控放大器440，高精度A/D芯片450、可编程参考开关460对采集到的脑神经信号进行预处理，预处理包括放大，滤波和AD转换。
[0046](2)主控子系统120接收到脑神经信号采集子系统110采集到的脑神经数据和控制命令后，主控子系统120上的多核DSP+ARM处理器210根据任务特性、实时性要求、算法计算模型需求将计算任务通过Rapid1交换芯片220和千兆以太网将待处理数据分发到各个算法计算子系统140。主控子系统110完成计算任务分配，任务的动态重组，计算结果返回等功會泛。
[0047](3)算法计算子系统140通过Rapid1交换芯片330、千兆以太网芯片320接收主控子系统120分发的数据处理任务。并通过算法计算子系统140上的多核浮点运算处理器310实现具体的算法实现过程，每个算法计算子系统对脑信号处理的一种特定算法进行优化，使得各种算法得到有效的处理。
[0048](4)多核浮点运算处理器310内部各个独立的处理核完成计算后将处理结果Rapid1交换芯片330和千兆以太网芯片320通过Rapid1和千兆以太网转发给主控子系统120。最后主控子系统120把这些计算结果综合起来得到最终的结果输出给外部，完成整个数据计算过程。
【主权项】
1.一种基于VPX总线的脑神经信号实时并行处理系统，其特征在于，包括: 神经信号采集子系统，用于进行脑神经数据的采集以及预处理； 主控子系统，与神经信号采集子系统通信连接，用于接收脑神经数据，进行脑神经数据计算的任务分配，以及脑神经数据处理结果的输出； 数据交换子系统，与主控子系统通信连接，用于完成脑神经数据的传输； 算法计算子系统，与数据交换子系统通信连接，用于计算主控子系统分配的任务，将计算结果返回至主控子系统。2.如权利要求1所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，所述脑神经信号采集子系统至少有一个，各脑神经信号采集子系统并行;所述算法计算子系统至少有一个，各算法计算子系统并行。3.如权利要求2所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，每个脑神经信号采集子系统包括:FPGA、无线通讯芯片、和光纤收发芯片。4.如权利要求3所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，所述主控子系统包括:Rapid 10交换芯片、通过Rapid 10接口与Rapid 10交换芯片相连的多核DSP+ARM处理器、千兆以太网芯片、无线通讯芯片、光纤收发芯片和监管接口。5.如权利要求4所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，每个算法计算子系统包括:Rapid 10交换芯片、通过Rapid 10接口与Rapid 10交换芯片相连的多核浮点运算处理器、千兆以太网芯片和监管接口。6.如权利要求5所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，所述数据交换子系统包括:FPGA、千兆以太网交换机、Rapid 10交换机和监管接口。7.如权利要求6所述的基于VPX总线的脑神经信号实时并行处理系统，其特征在于，每个算法计算子系统的监管接口与主控子系统的监管接口之间利用串行总线连接，每个算法计算子系统的监管接口与数据交换子系统的监管接口之间利用串行总线连接，所述串行总线为I2C低速串行总线，或UART低速串行总线。
【专利摘要】本发明公开了一种基于VPX总线的脑神经信号实时并行处理系统，包括：神经信号采集子系统，用于进行脑神经数据的采集以及预处理；主控子系统，与神经信号采集子系统通信连接，用于接收脑神经数据，进行脑神经数据计算的任务分配，以及脑神经数据处理结果的输出；数据交换子系统，与主控子系统通信连接，用于完成脑神经数据的传输；算法计算子系统，与数据交换子系统通信连接，用于计算主控子系统分配的任务，将计算结果返回至主控子系统。本发明提供了一种基于VPX总线的脑神经信号实时并行处理系统，能发挥多核处理器计算性能强、互联带宽高、功耗低的特性。
【IPC分类】G06N3/063, G06F13/42
【公开号】CN105488566
【申请号】CN201510917221
【发明人】周凡, 刘雪松, 李晓鹏, 陈耀武
【申请人】浙江大学
【公开日】2016年4月13日
【申请日】2015年12月10日
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